CN101933223A

CN101933223A - 振荡电路

Info

Publication number: CN101933223A
Application number: CN2010800010588A
Authority: CN
Inventors: 丹羽功
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2009-01-23
Filing date: 2010-01-18
Publication date: 2010-12-29
Also published as: EP2242175A4; US8232847B2; EP2242175B1; US20110001570A1; EP2242175A1; WO2010084838A1; JP2010171810A

Abstract

本发明的振荡电路(1)包括：在输入节点(XIN)与输出节点(XOUT)之间相互并联设置的压电振动器(XO)、电阻元件(R1)、激励电路(10)、在输入节点(XIN)与接地节点(GND)之间设置的第1电容(C1)、和在输出节点(XOUT)与接地节点(GND)之间设置的第2电容(C2)。激励电路(10)包括从属连接的NAND电路(L1)和第1以及第2反相器(L2，L3)。通过输入至NAND电路(L1)的使能信号(Enable)切换为H电平(激活状态)，来开始压电振动器(XO)的振荡。

Description

振荡电路

技术领域

本发明涉及采用石英振动器及陶瓷振动器等压电振动器的振荡电路。

背景技术

现有的石英振荡电路通过在由P沟道MOS(Metal-Oxide Semiconductor)晶体管以及N沟道MOS晶体管构成的反相器的输入端子与输出端子之间结合石英振动器、反馈电阻元件、以及电容元件，来获得振荡输出。在该石英振荡电路中具有在振荡频率及振幅电平稳定之前需耗费时间这样的问题。

关于这个问题，例如公知日本特开昭59-91709号公报(专利文献1)所记载的石英振荡电路。该振荡电路具有共用1个石英振动器的2组石英振荡电路，并将在一个石英振荡电路中处于振动状态的石英振动器与另一石英振荡电路切换连接后进行动作。

【专利文献1】日本特开昭59-91709号公报

但是，在以移动电话机为首的利用电池电源进行驱动的电子设备中，为了使电池耐用而需要省电化。因此，优选使对电子部件提供的时钟信号间歇动作。在这样的间歇动作中，需要缩短从压电振动器(石英振动器、陶瓷振动器等)的停止状态至稳定振荡的时间。上述日本特开昭59-91709号公报(专利文献1)所记载的技术没有公开从压电振动器的停止状态至稳定振荡的启动时间的缩短。

发明内容

本发明的目的是提供能够缩短从压电振动器的停止状态至稳定振荡的启动时间的振荡电路。

本发明主要是振荡电路，其具备压电振动器、电阻元件、第1以及第2电容元件、和第1激励电路。压电振动器设置在第1以及第2节点之间。电阻元件在第1以及第2节点之间与压电振动器并联设置。第1电容元件设置在第1节点与接地节点之间。第2电容元件设置在第2节点与接地节点之间。第1激励电路在第1以及第2节点之间与压电振动器以及电阻元件分别并联设置，用于反相放大第1节点的信号后输出至第2节点。并且，第1激励电路包括分别作为放大电路使用的从属连接的多个逻辑元件。

在优选的一实施方式中，振荡电路还具有计时电路和第2激励电路。计时电路仅在从使能信号成为激活状态时开始的预定时间内输出处于激活状态的控制信号。第2激励电路在第1以及第2节点之间与压电振动器、电阻元件、以及第1激励电路分别并联设置，用于反相放大第1节点的信号后输出至第2节点。这里，第2激励电路的功率放大率小于第1激励电路的功率放大率。并且，第2激励电路包括逻辑元件，该逻辑元件在使能信号为非激活状态时输出恒定的逻辑电平的信号，在使能信号为激活状态时作为放大电路进行动作。此外，构成第1激励电路的多个逻辑元件中的初级以及最终极的逻辑元件在控制信号为非激活状态时是处于高阻抗状态的3态缓冲器。

在优选的其它实施方式中，振荡电路还具有计时电路、第1以及第2开关、和第2激励电路。计时电路仅在从使能信号成为激活状态时开始的预定时间内输出处于激活状态的控制信号。第1开关设置在第1节点与第1激励电路的输入端之间，在控制信号是激活状态时为接通状态，在控制信号是非激活状态时为关断状态。第2开关设置在第2节点与第1激励电路的输出端之间，在控制信号是激活状态时为接通状态，在控制信号是非激活状态时为关断状态。第2激励电路在第1以及第2节点之间与压电振动器、电阻元件、以及第1激励电路分别并联设置，用于反相放大第1节点的信号后输出至第2节点。这里，第2激励电路的功率放大率小于第1激励电路的功率放大率。并且，第2激励电路包括逻辑元件，该逻辑元件在使能信号是非激活状态时输出恒定的逻辑电平的信号，在使能信号为激活状态时作为放大电路进行动作。

在优选的另一实施方式中，振荡电路还具有第2激励电路、计时电路、和第1以及第2开关。第2激励电路在第1以及第2节点之间与压电振动器、电阻元件、以及第1激励电路分别并联设置，用于反相放大第1节点的信号后输出至第2节点。这里，第2激励电路的功率放大率小于第1激励电路的功率放大率。计时电路仅在从使能信号成为激活状态时开始的预定时间内输出处于激活状态的控制信号。第1开关在控制信号是激活状态时连接第1激励电路的输入端与第1节点，在使能信号是激活状态、且控制信号是非激活状态时连接第2激励电路的输入端与第1节点。第2开关在控制信号为激活状态时连接第1激励电路的输出端与第2节点，在使能信号是激活状态、且控制信号是非激活状态时连接第2激励电路的输出端与第2节点。

在本发明中，最好构成第1激励电路的多个逻辑元件中的至少一个在使能信号为非激活状态时输出恒定的逻辑电平的信号。

(发明效果)

根据本发明，第1激励电路由从属连接的多个逻辑元件构成，所以与由单一逻辑元件构成的情况相比，第1激励电路的功率放大率大。其结果，能够缩短压电振动器从停止状态至稳定振荡的启动时间。

最好，在振荡启动时使用激励加速用的第1激励电路，在稳定振荡时仅功率放大率比第1激励电路小的第2激励电路进行动作，这样能够降低振荡电路整体的功耗。

附图说明

图1是示出本发明实施方式1的振荡电路1的结构的电路图。

图2是示出图1的NAND电路L1的结构的电路图。

图3是示出图1的反相器L2、L3、L9的结构的电路图。

图4是示出作为图1的振荡电路1的比较例的振荡电路101的结构的电路图。

图5是示意性示出振荡电路101的上升时的节点XIN、XOUT的电压波形的图。

图6是示出图4的振荡电路101的输出测定结果的图。

图7是示出图1的振荡电路1的输出测定结果的图。

图8是示出由5级逻辑元件构成图1的激励电路10时的振荡电路的输出测定结果的图。

图9是示出本发明实施方式2的振荡电路2的结构的电路图。

图10是示出本发明实施方式3的振荡电路3的结构的电路图。

图11是示意性示出图10的振荡电路3的各个部分中的电压波形的图。

图12是测定图10的振荡电路3的各个部分中的电压变化的波形图。

图13是示出测定图10的振荡电路3的启动时间的实验结果的图。

图14是示出本发明实施方式4的振荡电路4的结构的电路图。

符号说明

1～4，101振荡电路

10，12第1激励电路

20第2激励电路

30，30A计时电路

C1，C2电容

CLK时钟信号

CTL控制信号

Enable使能信号

GND接地节点

L1，L4NAND电路

L2，L3，L9反相器

L11，L12，L13反相器

L5，L6，L143态缓冲器

R1～R4电阻元件

SW1，SW2开闭开关

SW3，SW4切换开关

VDD电源节点

XIN输入节点(第1节点)

XO压电振动器

XOUT输出节点(第2节点)

具体实施方式

以下，参照附图对本发明的实施方式进行详细说明。此外，对同一或相当的部分标注同一参照符号，以不重复对其进行说明。

[实施方式1]

图1是示出本发明实施方式1的振荡电路1的结构的电路图。参照图1，振荡电路1包括：在输入节点XIN和输出节点XOUT之间相互并联连接的压电振动器XO、电阻元件R1、激励电路10、在节点XIN和接地节点GND之间连接的电容(电容元件)C1、以及在节点XOUT和接地节点GND之间连接的电容(电容元件)C2。

振荡电路1在压电振动器XO的固有振动数附近利用压电振动器XO示出感应性电抗的特性，来构成考比兹(colpitts)振荡电路。在此情况下可认为，压电振动器XO作为仅输出从节点XOUT输入的信号中具有共振频率的正弦波的滤波器发挥功能。作为利用了压电效果的压电振动器XO，例如可采用石英振动器及陶瓷振动器等。

激励电路10将节点XIN的信号反相放大后输出至节点XOUT。激励电路10包括在节点XIN、XOUT之间从属连接的NAND电路L1以及反相器L2、L3。在实施方式1的情况下，NAND电路L1以及反相器L2、L3由CMOS(Complementary Metal-Oxide Semiconductor)逻辑元件构成。这些逻辑元件将本来作为数字IC(Integrated Circuit)使用的元件用作放大电路。为了对激励电路10的输入节点XIN给与一半电源电压的偏压而设置电阻元件R1。

图1的振荡电路1还包括用于对输出节点XOUT的信号整形后输出的反相器L9。反相器L9在节点XOUT和用于输出时钟信号CLK的时钟端子9之间连接。

图2是示出图1的NAND电路L1的结构的电路图。参照图2，NAND电路包括P沟道MOS晶体管Q1、Q2和N沟道MOS晶体管Q3、Q4。MOS晶体管Q1、Q2在电源节点VDD和输出端子OUT之间并联连接，MOS晶体管Q3、Q4在输出端子OUT和接地节点GND之间串联连接。MOS晶体管Q1、Q3的栅极与第1输入端子IN1连接，MOS晶体管Q2、Q4的栅极与第2输入端子IN2连接。

在图1的振荡电路1的情况下，NAND电路L1的第1输入端子(图2的IN1)与输入使能信号Enable的使能端子8连接，NAND电路的第2输入端子(图2的IN2)与节点XIN连接。在使能信号为L电平(非激活状态)时，图2的MOS晶体管Q1为接通状态，MOS晶体管Q3为关断状态，因此NAND电路L1的输出固定为H电平(电源电压)。另一方面，在使能信号为H电平(激活状态)时，图2的MOS晶体管Q1为关断状态，MOS晶体管Q3为接通状态，因此NAND电路L1与接着说明的图3的反相器等效。

图3是示出图1的反相器L2、L3、L9的结构的电路图。参照图3，反相器包括P沟道MOS晶体管Q5和N沟道MOS晶体管Q6。MOS晶体管Q5在电源节点VDD和输出端子OUT之间连接，MOS晶体管Q6在输出端子OUT和接地节点GND之间连接。MOS晶体管Q5、Q6的栅极与输入端子IN连接。

再次参照图1，当使能信号Enable为L电平(非激活状态)时，NAND电路L1的输出被固定为H电平，因此压电振动器XO处于停止状态。当使能信号从L电平(非激活状态)切换至H电平(激活状态)时，NAND电路L1与反相器等效。因此，压电振动器XO利用在经由反相器换算时从属连接的共计3级的反相器进行激励，由此开始振荡。

接着，一边与比较例对比一边说明图1的振荡电路1的效果。

图4是示出作为图1的振荡电路1的比较例的振荡电路101的结构的电路图。参照图4，振荡电路101的激励电路110与图1的振荡电路1的激励电路10的不同点是仅包括1级的CMOS的NAND电路L1。关于其它点，图4的振荡电路101与图1的振荡电路1共用，所以对同一或相当的部分标注同一参照符号，不重复进行说明。

图5是示意性示出振荡电路101的上升时的节点XIN、XOUT的电压波形的图。图5中从上往下依次示出使能信号Enable的波形、节点XIN的电压波形、以及节点XOUT的电压波形。图5的横轴是时间。

参照图4、图5，当在时刻t1使能信号Enable为H电平(激活状态)时，压电振动器XO开始振荡。在该振荡刚刚开始之后的输入节点XIN的正弦波振幅与稳定振荡时相比较小。此时，经由激励电路110放大后的输出节点XOUT的电压振幅也较小，其波形为正弦波。之后，节点XIN、XOUT的电压振幅缓缓增加，不久到达稳定状态。此时，在激励电路110的功率放大率不足够大时，压电振动器XO的激励电平Re×I²(其中，Re是石英振动器的实效电阻，I是流向石英振动器的交流电流)中的交流电流I的大小较小，所以在电压振幅到达稳定状态之前需花费时间。

因此，如图1所示，如果在反相器换算中由3级从属连接的逻辑元件L1～L3构成激励电路10，则与在反相器换算时由1级的NAND电路L1构成的图4的激励电路110相比，能够增加功率放大率。其结果，压电振动器XO的激励电平Re×I²中的交流电流I的大小与图4的情况相比也变大，因此能够缩短压电振动器XO的振荡稳定之前的时间(即，启动时间)。

根据实验结果对上述启动时间的缩短效果进一步进行说明。在实验中，采用陶瓷振动器来作为图1以及图4的压电振动器XO，将电阻元件R1的电阻值设定为1MΩ。并且，利用时间间隔分析器(YOKOGAWA TA320)来监视时钟信号CLK，并测定在时钟信号CLK的脉冲宽度周期稳定之前的时间。此外，在实验中，取代图1的反相器，使用一个输入端子被固定为H电平的NAND电路。

首先，说明关于图4比较例的振荡电路101的实验结果。

图6是示出图4的振荡电路101的输出测定结果的图。图6(B)是图6(A)的放大图。图6(A)、(B)的横轴是使能信号Enable成为H电平(激活状态)之后的经过时间，纵轴是时钟信号的脉冲宽度周期。在图中示出每一时刻的脉冲宽度周期的测定值51和按照155.5μ秒的每个区间平均移动了测定值51后的移动平均值52。

这里，根据移动平均值52的数据，如下地定义在压电振动器XO的振荡稳定之前的启动时间。首先，求出1m秒以后的移动平均值52的最大值以及最大值，并求出移动平均值52到达该最大值或最小值的任意一个之前的到达时间。并且，将从该到达时间减去作为移动平均区间的155.5μ秒后所得到的时间定义为启动时间。在图6的情况下，因为到达时间是385.7μ秒，所以启动时间被评价为230.2μ秒。

接着，说明关于图1的实施方式1的振荡电路1的实验结果。

图7是示出图1的振荡电路1的输出测定结果的图。图7(B)是图(A)的放大图。图7(A)、(B)的横轴是使能信号Enable成为H电平(激活状态)之后的经过时间，纵轴是时钟信号的脉冲宽度周期。图中示出每个时刻的脉冲宽度周期的测定值53和按照155.5μ秒的每个区间平均移动了测定值53后的移动平均值54。

当进行与图6中同样的启动时间评价时，求出图7中的到达时间为243.1μ秒，所以启动时间可评价为87.6μ秒。即，证实了通过在CMOS反相器换算中将逻辑元件的级数从1级增加至3级能够缩短启动时间至约1/3。

图8是示出由5级的逻辑元件构成图1的激励电路10时的振荡电路的输出测定结果的图。具体地说，激励电路由5级的NAND电路构成。对初级的NAND电路的一个输入端子输入使能信号Enable，将剩余的各NAND电路的输入端子的一端固定为H电平。因此，在CMOS反相器换算中，图8中的激励电路由5级逻辑元件构成。

在图8中也与图6、图7的情况相同，图的横轴是使能信号Enable成为H电平(激活状态)之后的经过时间，纵轴是时钟信号的脉冲宽度周期。另外，图中示出每个时刻的脉冲宽度周期的测定值55和按照155.5μ秒的每个区间平均移动了测定值55的移动平均值56。

当利用与图6中相同的方法来评价启动时间时，在图8中求出到达时间为192.7μ秒，所以启动时间可评价为37.2μ秒。即可知，能够通过在CMOS反相器换算中逻辑元件的级数从1级增加到5级来使启动时间缩短至约1/6。

如以上所述，根据实施方式1的振荡电路1，采用多级构成的CMOS逻辑元件来反相放大压电振动器XO的输出，由此能够增加在振荡刚刚开始之后的压电振动器XO的激励电平Re×I²中的交流电流I的大小。其结果，能够缩短在压电振动器XO的振荡稳定之前的启动时间。

此外，图1的各反相器L2、L3可置换为一个输入被固定在H电平的NAND电路、或一个输入被固定在L电平的NOR电路、或一个输入被固定在H电平的XOR(逻辑“异或”)电路等。

另外，图1的NAND电路L1还可以置换为NOR电路。在NOR电路的情况下，使能信号Enable在L电平时为激活状态。

另外，输入使能信号Enable的NAND电路L1如图1那样无需配置在从属连接的CMOS逻辑元件的初级。只要在构成激励电路10的逻辑元件的至少一个中配置使能信号Enable的输入用的NAND电路L1既可。

当进一步使实施方式1一般化时，构成激励电路10的已从属连接的多个逻辑元件的每一个可以是反相器、NAND电路、NOR电路、AND电路、OR电路、XOR电路、缓冲器、3态缓冲器等任意的逻辑元件。但是，作为整个激励电路10，为了使输入信号的逻辑电平反相而需要进行组合。在此情况下，当取代反相器或缓冲器(转接电路)而采用NAND电路、NOR电路、AND电路、OR电路、XOR电路等双输入的逻辑元件时，将输入的一端固定为H电平或L电平。

此外，在上述实施方式1中，举CMOS逻辑元件为例进行了说明，但逻辑元件不限于CMOS型。例如，可取代CMOS逻辑元件，仅采用P沟道MOS晶体管来构成逻辑元件，或者仅采用N沟道MOS晶体管来构成逻辑元件。

[实施方式2]

图9是示出本发明实施方式2的振荡电路2的结构的电路图。图9的振荡电路2与图1的振荡电路1的不同点是，在节点XIN、XOUT之间还包括与第1激励电路10并联设置的第2激励电路20。

第2激励电路20反相放大节点XIN的信号然后输出至节点XOUT。这点与第1激励电路10相同，与第1激励电路10不同的点是，在用CMOS反相器进行换算时由比第1激励电路10少的级数的从属连接的逻辑元件构成。其结果，第2激励电路20的功率放大率比第1激励电路10小，且小于压电振动器XO的激励电平Re×I²中的交流电流I的大小。

具体地说，在图9的情况下，第2激励电路20包括在节点XIN、XOUT之间连接的双输入的NAND电路L4。对NAND电路L4的一个输入端子输入使能信号Enable，NAND电路L4的另一个输入端子与输入节点XIN连接。在使能信号Enable为L电平(非激活状态)的期间，当NAND电路L4的输出被固定为H电平，且使能信号Enable为H电平(激活状态)时，NAND电路L4作为用于激励压电振动器XO的反相器进行动作。

图9的振荡电路2还包括：计时电路30、在节点XIN与第1激励电路10的输入端(NAND电路L1的一个输入端子)之间设置的开关SW1、以及在节点XOUT与第1激励电路10的输出端(反相器L3的输出端子)之间设置的开关SW2。

计时电路30仅在从使能信号Enable成为H电平(激活状态)时起预定的时间内输出处于激活状态的控制信号CTL。计时电路为了错开使能信号Enable的定时，可采用CR积分电路等迟延电路来构成。或者，还可以采用利用了其它时钟信号的计数电路来构成计时电路。

开关SW1、SW2接受控制信号CTL，在控制信号CTL为激活状态时导通，当控制信号CTL为非激活状态时成为非导通状态。通过将开关SW1、SW2导通，使压电振动器XO由并联连接的第1以及第2激励电路10、20双方进行激励。另外，当开关SW1、SW2为非导通状态时，压电振动器XO仅由第2激励电路20进行激励。

因此，根据实施方式2的振荡电路2，可通过采用在控制信号CTL为激活状态的振荡启动时并联连接的第1激励电路10以及第2激励电路20来缩短启动时间。并且，可通过在控制信号CTL返回非激活状态的振荡稳定之后仅采用功率放大率比第1激励电路10小的第2激励电路20，来降低振荡电路2整体的功耗。

[实施方式3]

实施方式3的振荡电路3取代实施方式2的振荡电路2的开关SW1、SW2而采用3态缓冲器。3态缓冲器兼有作为开关SW1、SW2的作用、以及在压电振动器XO的激励加速中使用的第1激励电路的逻辑元件的作用。此外，在以下的说明中，主要对与实施方式1、2不同的点进行说明，对同一或相当的部分标注同一参照符号，且不进行重复说明。

图10是示出本发明实施方式3的振荡电路3的结构的电路图。参照图10，振荡电路3包括：在输入节点XIN与输出节点XOUT之间相互并联连接的压电振动器XO、电阻元件R1、第1激励电路12、第2激励电路20、在节点XIN与接地节点GND之间连接的电容(电容元件)C1、在节点XOUT与接地节点GND之间连接的电容(电容元件)C2、计时电路30A以及用于对输出节点XOUT的信号进行整形的反相器L9。

第1激励电路12是用于在振荡启动时反相放大节点XIN的信号并输出至节点XOUT的电路，其包括3态缓冲器L5、L6和NAND电路L1。在节点XIN、XOUT之间依次串联连接3态缓冲器L5、NAND电路L1、以及3态缓冲器L6。第1激励电路12还包括在连接3态缓冲器L5以及NAND电路L1的连接节点E与接地节点GND之间设置的电阻元件R3。设置电阻元件R3，作为用于在3态缓冲器的输出为高阻抗时将连接节点E的电压固定为接地电压的下拉电阻(pull-down resistor)。

NAND电路L1的一个输入端子与后述的计时电路30A的节点D连接。因此，NAND电路L1在节点D的电压为H电平(激活状态)时作为反相器进行动作，在节点D的电压为L电平(非激活状态)时将输出固定为H电平。

3态缓冲器L5、L6在输入到栅极端子的信号为L电平时直接输出输入信号，在输入到栅极端子的信号为H电平时将输出设为高阻抗。对栅极端子输入使节点D的信号的逻辑电平反相的信号。因此，3态缓冲器L5、L6在节点D的电压为H电平(激活状态)时作为缓冲器进行动作，在节点D的电压为L电平(非激活状态)时将输出固定为高阻抗。

第2激励电路20是用于将节点XIN的信号反相放大后输出至节点XOUT的电路，其包括在节点XIN、XOUT之间连接的NAND电路L4。NAND电路L4的一个输入端子与输入使能信号Enable的使能端子8连接，NAND电路L4的另一输入端子与输入节点XIN连接。因此，在使能信号Enable为L电平(非激活状态)的期间，当NAND电路L4的输出被固定为H电平，且使能信号Enable为H电平(激活状态)时，NAND电路L4作为用于激励压电振动器XO的反相器进行动作。

计时电路30A仅在从使能信号Enable为H电平(激活状态)时起的预定时间内将节点D的电压设为H电平(激活状态)。计时电路30A包括：反相器L11、L12、L13、3态缓冲器L14、电阻元件R2、R4、和电容(电容元件)C3。在输入使能信号Enable的使能端子8与节点D之间依次串联连接电阻元件R2、反相器L11、以及3态缓冲器L14。

在连接电阻元件R2和反相器L11的连接节点A与接地节点GND之间连接电容C3。由电容C3和电阻元件R2构成CR积分电路。

反相器L12连接在使能端子8与3态缓冲器L14的栅极端子之间。因此，3态缓冲器L14在使能信号Enable为H电平(激活状态)时作为缓冲器进行动作。

反相器L13的输入端子与节点D连接，反相器L13的输出端子(节点/D)与3态缓冲器L5、L6的各栅极端子连接。电阻元件R4固定在节点D与接地节点GND之间，在3态缓冲器L14的输出为高阻抗时，采用电阻元件R4来作为用于将节点D的电压固定为L电平的下拉电阻。

接着，对振荡电路3的动作进行说明。

图11是示意性示出图10的振荡电路3各个部分的电压波形的图。图11从上往下顺次示出使能信号Enable的电压波形和图10的节点A、B、C、D、/D、E、F的各电压波形。

参照图10、图11，当在时刻t1使能信号Enable从L电平(非激活状态)变化为H电平(激活状态)时，伴随着电容C3的充电，电容C3和电阻元件R2的连接节点A的电压缓缓上升。其结果，反相器L11的输出端子(节点B)的电压在节点A的电压超过反相器L11的阈值电压的时刻t2之前为H电平，在时刻t2以后为L电平。

反相器L12的输出端子(节点C)的电压是使使能信号Enable反相后的电压。因为对3态缓冲器L14的栅极端子输入节点C的电压，所以在时刻t1以后且使能信号Enable返回L电平的时刻t3之前的期间，3态缓冲器L14作为缓冲电路进行动作。其结果，3态缓冲器L14的输出端子(节点D)的电压在时刻t1～t3的期间与节点B的电压同样地变化。即，在时刻t1～t2的期间，节点D的电压为H电平，在时刻t1以前以及时刻t2以后为L电平。另外，反相器L13的输出端子(节点/D)的电压与节点D相反，时刻t1～t2的期间为L电平，时刻t1以前以及时刻t2以后为H电平。

3态缓冲器L5、L6的各栅极端子与节点/D连接。因此，在节点/D的电压为L电平(节点D的电压为H电平)的时刻t1～t2的期间，3态缓冲器L5、L6作为缓冲电路进行动作。在时刻t1以前以及时刻t2以后，因为3态缓冲器L5的输出端子(节点E)被固定为L电平，所以NAND电路L1的输出端子(节点F)固定为H电平。因此，在时刻t1～t2的期间，节点E、F的电压随着压电振动器XO的振荡而振动。

这样，在从使能信号Enable为H电平(激活状态)的时刻t1开始直至时刻t2的期间，通过第1激励电路12来激励压电振动器XO。在时刻t2以后，停止第1激励电路12对压电振动器XO的激励。该时刻t1～t2的时间依赖于由电阻元件R2的电阻值以及电容C3的电容值决定的积分电路的时间常数。

另一方面，构成第2激励电路20的NAND电路L4在使能信号Enable是H电平(激活状态)的时刻t1～t3的期间，激励压电振动器XO。因此，在时刻t1～t2的振荡启动时，第1以及第2激励电路12、20都进行动作，与此相对，在时刻t2～t3的振荡稳定时仅第2激励电路20动作。由此，能够降低振荡稳定时的功耗。

以下，对测定图10的振荡电路3各个部分的电压波形的实验结果进行说明。在实验中，采用陶瓷振动器作为图10的压电振动器XO，将电阻元件R1的电阻值设定为1MΩ。首先，对利用示波器来测定图10的使能信号、节点D的电压、节点E的电压、以及时钟信号CLK的结果进行说明。

图12是测定图10的振荡电路3各个部分的电压变化的波形图。图的纵轴表示电压，横轴表示时间。针对画面上格状的每1刻度(划分)，横轴表示20μ秒。另外，针对纵轴的每1刻度(划分)，使能信号Enable表示1V，节点D、E的电压以及时钟信号CLK表示2V。

如图12所示，当使能信号Enable上升至H电平时，节点D的电压也上升至H电平。并且，节点D的电压在使能信号Enable上升之后经过大约30μ秒时下降。如已经说明的那样，节点D的电压是H电平的时间(30μ秒)可依赖于图10的电阻元件R2的电阻值以及电容C3的电容值进行调整。

节点E的电压在节点D的电压为H电平(激活状态)的期间，接受振荡的压电振动器XO的电压进行振动。另外，在使能信号Enable为H电平(激活状态)的期间输出时钟信号CLK。

接着，说明利用时间间隔分析器(YOKOGAWA TA320)来监视时钟信号CLK并测定时钟信号CLK的脉冲宽度周期的结果。

图13是示出测定图10的振荡电路3的启动时间的实验结果的图。图13(B)是图13(A)的放大图。图13(A)、(B)的横轴是使能信号Enable成为H电平(激活状态)之后的经过时间，纵轴是时钟信号的脉冲宽度周期。在图中示出每个时刻的脉冲宽度周期的测定值57和按照155.5μ秒的每个区间平均移动了测定值57后的移动平均值58。

当与图6～图8的情况同样地评价启动时间时，图7中的到达时间求出为184.0μ秒，所以启动时间可评价为28.5μ秒。该启动时间比图6～图8的任意情况都短。其理由是因为，在3态缓冲器L5、L6作为缓冲电路进行动作时与4级的反相器等效，所以实施方式3的振荡电路3与图6～图8的任意情况相比，在CMOS反相器换算中的逻辑元件的级数多。

这样，根据实施方式3的振荡电路3，构成第1激励电路12的逻辑元件中的初级以及最终极的逻辑元件由3态缓冲器构成，由此能够替代实施方式2的振荡电路2的开关SW1、SW2。在此情况下，输入至3态缓冲器L5、L6的各栅极端子的节点/D的电压信号与实施方式2的控制信号CTL对应。其结果，与实施方式2的振荡电路2相同，通过采用在振荡启动时并联连接的第1激励电路12以及第2激励电路20来缩短启动时间。并且，在振荡稳定后仅采用功率放大率比第1激励电路12小的第2激励电路20，由此能够降低振荡电路3整体的功耗。

[实施方式4]

图14是示出本发明实施方式4的振荡电路4的结构的电路图。图14的振荡电路4与图9的振荡电路2的不同点是，包括切换信号路径的切换开关SW3、SW4，来取代开闭信号路径的开闭开关SW1、SW2。关于其它点，振荡电路4与实施方式2的振荡电路2共用，所以对同一或相当的部分标注同一参照符号，从而不重复说明。

切换开关SW3接受从计时电路30输出的控制信号CTL，在控制信号CTL为激活状态时连接节点XIN与第1激励电路10的输入端(NAND电路L1的一个输入端子)。此外，切换开关SW3还在控制信号CTL为非激活状态时连接节点XIN与第2激励电路20的输入端(NAND电路L4的另一个输入端子)。

切换开关SW4接受从计时电路30输出的控制信号CTL，在控制信号CTL为激活状态时连接节点XIN和第1激励电路10的输出端(反相器L3的输出端子)。此外，切换开关SW4还在控制信号CTL为非激活状态时连接节点XIN和第2激励电路20的输出端(NAND电路L4的输出端子)。

由此，在振荡启动时，仅采用功率放大率比第2激励电路20大的第1激励电路10，由此能够缩短启动时间。并且，在振荡稳定后，仅采用功率放大率比第1激励电路10小的第2激励电路20，由此能够降低振荡电路4整体的功耗。

本次公开的实施方式的全部内容都仅为例示，而并非限定的内容。本发明的范围由权利要求的范围示出，而不是上述说明，本发明的范围包括与权利要求的范围等同的含义以及范围内的全部变更。

Claims

1.一种振荡电路(1～4)，具有：

压电振动器(XO)，其设置在第1以及第2节点(XIN，XOUT)之间；

电阻元件(R1)，其在上述第1以及第2节点(XIN，XOUT)之间与上述压电振动器(XO)并联设置；

第1电容元件(C1)，其设置在上述第1节点(XIN)与接地节点(GND)之间；

第2电容元件(C2)，其设置在上述第2节点(XOUT)与上述接地节点(GND)之间；以及

第1激励电路(10，12)，其在上述第1以及第2节点(XIN，XOUT)之间与上述压电振动器(XO)以及上述电阻元件(R1)分别并联设置，用于反相放大上述第1节点(XIN)的信号后输出至上述第2节点(XOUT)，

上述第1激励电路(10，12)包括分别作为放大电路使用的从属连接的多个逻辑元件。

2.根据权利要求1所述的振荡电路(3)，其中，

上述振荡电路(3)还具有：

计时电路(30A)，其仅在从使能信号(Enable)成为激活状态时开始的预定时间内输出处于激活状态的控制信号(CTL)；以及

第2激励电路(20)，其在上述第1以及第2节点(XIN，XOUT)之间与上述压电振动器(XO)、上述电阻元件(R1)、以及上述第1激励电路(12)分别并联设置，用于反相放大上述第1节点(XIN)的信号后输出至上述第2节点(XOUT)，

上述第2激励电路(20)的功率放大率小于上述第1激励电路(12)的功率放大率，

上述第2激励电路(20)包括逻辑元件(L4)，该逻辑元件(L4)在上述使能信号(Enable)为非激活状态时输出恒定的逻辑电平的信号，在上述使能信号(Enable)为激活状态时作为放大电路进行动作，

构成上述第1激励电路(12)的多个逻辑元件中的初级以及最终极的逻辑元件(L5，L6)在上述控制信号(CTL)为非激活状态时是处于高阻抗状态的3态缓冲器。

3.根据权利要求1所述的振荡电路(2)，其中，

上述振荡电路(2)还具有：

计时电路(30)，其仅在从使能信号(Enable)成为激活状态时开始的预定时间内输出处于激活状态的控制信号(CTL)；

第1开关(SW1)，其设置在上述第1节点(XIN)与上述第1激励电路(10)的输入端之间，在上述控制信号(CTL)是激活状态时为接通状态，在上述控制信号(CTL)是非激活状态时为关断状态；

第2开关(SW2)，其设置在上述第2节点(XOUT)与上述第1激励电路(10)的输出端之间，在上述控制信号(CTL)是激活状态时为接通状态，在上述控制信号(CTL)是非激活状态时为关断状态；以及

第2激励电路(20)，其在上述第1以及第2节点(XIN，XOUT)之间与上述压电振动器(XO)、上述电阻元件(R1)、以及上述第1激励电路(10)分别并联设置，用于反相放大上述第1节点(XIN)的信号后输出至上述第2节点(XOUT)，

上述第2激励电路(20)的功率放大率小于上述第1激励电路(10)的功率放大率，

上述第2激励电路(20)包括逻辑元件(L4)，该逻辑元件(L4)在上述使能信号(Enable)为非激活状态时输出恒定的逻辑电平的信号，在上述使能信号为激活状态时作为放大电路进行动作。

4.根据权利要求1所述的振荡电路，其中，

上述振荡电路(4)还具有第2激励电路(20)，该第2激励电路(20)在上述第1以及第2节点(XIN，XOUT)之间与上述压电振动器(XO)、上述电阻元件(R1)、以及上述第1激励电路(10)分别并联设置，用于反相放大上述第1节点(XIN)的信号后输出至上述第2节点(XOUT)，

上述振荡电路(4)还具有：

第1开关(SW3)，其在上述控制信号(CTL)为激活状态时连接上述第1激励电路(10)的输入端与上述第1节点(XIN)，在上述使能信号(Enable)是激活状态、且上述控制信号(CTL)是非激活状态时连接上述第2激励电路(20)的输入端与上述第1节点；以及

第2开关(SW4)，其在上述控制信号(CTL)为激活状态时连接上述第1激励电路(10)的输出端与上述第2节点(XOUT)，在上述使能信号(Enable)是激活状态、且上述控制信号(CTL)是非激活状态时连接上述第2激励电路(20)的输出端与上述第2节点(XOUT)。

5.根据权利要求1所述的振荡电路(2～4)，其中，

构成上述第1激励电路(10)的多个逻辑元件中的至少一个(L1)在使能信号(Enable)为非激活状态时输出恒定的逻辑电平的信号。