CN101908475B - 制造半导体装置的方法 - Google Patents

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Abstract

本发明提供一种制造半导体装置的方法，包括：提供一基底，其具有一个或更多个栅极结构设置于其上；形成一蚀刻停止层以及层间介电层于该基底上，包括于该一个或更多个栅极结构上，其中该层间介电层设置于该蚀刻停止层上；于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；以及于该层间介电层上进行一第一选择性干蚀刻工艺，并于该蚀刻停止层上进行一第二选择性干蚀刻工艺。本发明能够在制造半导体装置的化学机械研磨工艺中，易于控制栅极高度和/或避免层间介电层的碟化作用。

Description

制造半导体装置的方法
技术领域
本发明涉及制造集成电路装置的方法，特别涉及栅极最后工艺的方法。
背景技术
半导体集成电路(IC)产业已经历过快速的成长。在IC革新的过程中，功能密度(也即每个芯片区域上互连装置的数量)已普遍地增加，然而几何尺寸(也即在工艺中所能制造的最小元件(或线(line)))也越来越小。这些缩小尺寸的工艺通常能增加生产效能并提供较低的相关成本。于一些IC设计中，这样的微缩化也导向期望以金属栅极电极取代一般多晶硅栅极电极，以增进装置的效能。
一种用以形成金属栅极结构(例如其具有金属栅极电极)的工艺是被称作“栅极最后(gate last)”工艺，其是在最后制造最终的栅极堆叠。此工艺减少后续工艺的数目，包括在形成栅极结构后所必须进行的高温工艺。然而，在一般制造中使用这样的元件及工艺会遇到问题。当栅极长度及介于装置之间的间距缩小时，这些问题会更加严重。举例来说，在化学机械研磨(chemicalmechanical polishing；CMP)工艺中，控制栅极高度和/或避免层间介电层的碟化作用(dishing effect)(举例来说，过研磨)可能存在困难。此外，也已发现碟化作用会造成重叠及对准记号图案的失误。
因此，亟需一种解决上述问题的制造集成电路装置的方法。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种制造半导体装置的方法，包括：提供一基底，其具有一个或更多个栅极结构设置于其上；形成一蚀刻停止层以及层间介电层于该基底上，包括于该一个或更多个栅极结构上，其中该层间介电层设置于该蚀刻停止层上；于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；以及于该层间介电层上进行一第一选择性干蚀刻工艺，并于该蚀刻停止层上进行一第二选择性干蚀刻工艺。
本发明也提供一种制造半导体装置的方法，其中该半导体装置包括一基底，该方法包括：于该基底上形成一个或更多个栅极结构，其包括一高介电常数介电层、一虚置栅极层、以及一硬掩模层；于该一个或更多个栅极结构上形成一蚀刻停止层以及一层间介电层；于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；进行一第一选择性干蚀刻工艺，以选择性的移除该一个或更多个栅极结构上的部分该层间介电层；进行一第二选择性干蚀刻工艺，以选择性的移除该一个或更多个栅极结构上的部分该蚀刻停止层；以及进行一第三选择性干蚀刻工艺，以选择性的移除该硬掩模层。
本发明能够在制造半导体装置的化学机械研磨工艺中，易于控制栅极高度和/或避免层间介电层的碟化作用。当然本领域技术人员要了解不同的实施例可具有不同的好处，且所有的实施例并不一定需要特别的好处。
附图说明
图1为根据本发明实施例制造半导体装置的方法流程图。
图2A至图2J为根据一实施例的半导体装置的工艺剖面图。
上述附图中的附图标记说明如下：
200～半导体装置；210～基底；211A～第一/NMOS区域；211B～第二/PMOS区域；212～隔离区域；220～第一栅极结构；222～高介电常数介电层；224～虚置栅极层；226～密封层；227～间隙壁衬垫；228～栅极间隙壁；230～第二栅极结构；232～高介电常数介电层；234～虚置栅极层；236～密封层；237～间隙壁衬垫；238～栅极间隙壁；240～硬掩模层；242～轻掺杂源极/漏极区域；243～轻掺杂源极/漏极区域；244～源极/漏极区域；245～源极/漏极；246～凸起的源极/漏极区域；248～接触窗元件；249～接触窗元件；250～缓冲层；252～蚀刻停止层；254～层间介电层；255A～第一蚀刻工艺；255B～第二蚀刻工艺；255C～第三蚀刻工艺；256～第一开口/沟槽；257～第一开口/沟槽；258～第二开口/沟槽；259～第二开口/沟槽；260～第三开口/沟槽；261～第三开口/沟槽；262～栅极层；264～栅极层。
具体实施方式
本发明涉及制造集成电路装置的方法，特别涉及栅极最后工艺的方法。
有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下是通过各种附图及示例说明本发明较佳实施例的制造过程。在本发明各种不同的各种实施例和图示中，相同的符号代表相同或类似的元件。此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其他中介层。
以下参照图1至图2J说明方法100及半导体装置200。半导体装置200可为集成电路或集成电路的一部分，其包括存储器单元和/或逻辑电路。半导体装置200可包括无源元件，例如电阻、电容、感应器(inductor)、和/或熔丝；以及有源元件，例如P型沟道场效应晶体管(P-channel field effect transistor；PFET)、N型沟道场效应晶体管(N-channel field effect transistor；NFET)、金属氧化物半导体场效应晶体管(metal-oxide semiconductor field effect transistor；MOSFET)、互补式金属氧化物半导体(complementary metal-oxidesemiconductor；CMOS)晶体管、高压晶体管、和/或高频晶体管；其他合适的元件；和/或上述的组合。要了解可在方法100之前、期间、及之后提供额外的步骤，且可置换或移除下述步骤中的其中一些，以成为方法的其他实施例。更要了解可在半导体装置200中加入额外的元件，且可置换或移除下述元件中的其中一些，以成为半导体装置200的其他实施例。
半导体装置200是在栅极最后工艺(gate late process)中形成。或者，半导体装置200可在栅极最先工艺(gate first process)，或包括栅极最先工艺及栅极最后工艺的混合工艺中形成。在栅极最后工艺中，首先形成虚置(dummy)多晶栅极结构，且接着可移除虚置多晶栅极结构，并以金属栅极结构取代。在栅极最先工艺中，可先形成金属栅极结构，并接着可进行CMOS工艺以制造最终装置。在混合栅极工艺中，可先形成一种类型装置的金属栅极结构，并可在最后形成另一种类型装置的金属栅极结构。再者，在一些实施例中，栅极最后工艺、栅极最先工艺、或混合工艺可形成包括多晶硅的栅极结构。
图1为一实施例在栅极最后工艺中制造半导体装置200的方法100流程图。图2A至图2J为根据在部分或整个方法100工艺中的一实施例，其半导体装置200的剖面图。请参考图1及图2A，方法100起始于步骤102，提供包括第一区域211A及第二区域211B的基底210。在一实施例中，基底210为半导体基底，其包括硅。半导体基底210可包括或额外的包括元素半导体，其包括结晶的硅或锗；化合物半导体，其包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或上述的组合。在一实施例中，合金半导体基底可具有梯度浓度的SiGe元件(gradient SiGe feature)，其中Si与Ge的组成从在一位置的一比例，转变成在另一位置的另一比例。在其他实施例中，合金SiGe形成于硅基底上。在其他实施例中，SiGe基底为应变的(strained)基底。再者，半导体基底可为绝缘层上覆半导体(semiconductor oninsulator；SOI)。在一些例子中，半导体基底可包括掺杂的外延层。在其他例子中，硅基底可包括多层化合物半导体结构。
基底210可包括各种掺杂区域(例如p型阱或n型阱)，其取决于公知的设计需求。掺杂区域可以p型或n型掺杂质掺杂。举例来说，掺杂区域可以p型杂质，例如硼或BF2；n型杂质，例如磷或砷；和/或上述的组合掺杂。掺杂区域中的一些可直接形成于基底210上、于P型阱结构中、于N型阱结构中、于双阱结构中、或使用凸起的(raised)结构。半导体基底210还可包括各种有源区域，例如配置为N型金属氧化物半导体晶体管装置(之后称之为NMOS)的区域，以及配置为P型金属氧化物半导体晶体管装置(之后称之为PMOS)的区域。在一实施例中，基底210包括第一区域211A，其配置为NMOS装置，以及第二区域211B，其配置为PMOS装置。要了解半导体装置200可通过CMOS技术工艺而形成，因此在此并未详细说明某些工艺。
一例子的隔离区域212形成于基底210上，以隔离基底210的各种区域(例如第一区域211A及第二区域211B)，且在一实施例中，隔离NMOS以及PMPS装置区域。隔离区域212可使用隔离技术，例如局部硅氧化(LOCOS)或浅沟槽隔离(STI)，以定义及电性隔离各种第一区域211A以及第二区域211B。在一实施例中，隔离区域包括浅沟槽隔离。隔离区域212可包括氧化硅、氮化硅、氮氧化硅、其他合适的材料、或上述的组合。隔离区域212，且在一实施例中，浅沟槽隔离，可通过任何适合的工艺而形成。举例来说，形成浅沟槽隔离的方法可包括光刻工艺；于基底中(举例来说，通过干蚀刻和/或湿蚀刻)蚀刻沟槽；以及(举例来说，通过以化学气相沉积(CVD)工艺)以一个或更多个介电材料填充沟槽。在一些实施例中，填充的沟槽可具有多层结构，例如以氮化硅或氧化硅填充的热氧化衬垫层。
请参考图2A，在步骤104，于基底210上形成一个或更多个栅极结构-于第一区域211A中的基底上形成至少一个栅极结构，并于第二区域211B中的基底上形成至少一个栅极结构。在一实施例中，第一栅极结构220形成于第一/NMOS区域211A中，且第二栅极结构230形成于第二/PMOS区域211B中。栅极结构220、230包括栅极堆叠，其具有高介电常数介电层222、232以及虚置栅极层224、234。要了解可在第一区域211A及第二区域211B中的基底210上形成多个栅极结构。栅极结构220、230可利用任何合适的工艺而形成。举例来说，形成栅极结构的工艺可包括沉积、光刻图案化、以及蚀刻工艺。沉积工艺可包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体化学气相沉积(HPCVD)、金属有机化学气相沉积(MOCVD)、遥控等离子体化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)、电镀、其他合适的方法、和/或上述的组合。光刻图案化工艺可包括光致抗蚀剂涂布(例如旋转涂布)、软烤(soft baking)、掩模对准、曝光、曝光后烘烤(post-exposure baking)、显影光致抗蚀剂(developing thephotoresist)、浸润、烘干(例如硬烤)、其他合适的工艺、和/或上述的组合。也可以例如无掩模光刻(maskless photolithography)、电子束刻写(electron-beam writing)及离子束刻写(ion-beam writing)的其他合适的方法进行或取代光刻曝光工艺。蚀刻工艺可包括干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如反应性离子蚀刻法(reactive ion etching))。蚀刻工艺也可为纯化学(湿蚀刻)、纯物理(离子束研磨(ion milling))、和/或上述的组合的方法。要了解栅极结构可使用相同的工艺步骤及工艺材料而同步形成；彼此使用不同的工艺步骤及工艺材料而分别形成；或使用同步及分别的工艺步骤及工艺材料的组合而形成。
在一实施例中，栅极结构220、230包括栅极堆叠，其含有高介电常数介电层222、232以及虚置栅极层224、234。栅极堆叠可通过任何合适的工艺而形成，其包括于此所述的工艺。于一例子中，高介电常数介电层及虚置栅极层设置于基底210上。然后，通过合适的工艺，例如旋转涂布法，将一层光致抗蚀剂形成于虚置栅极层上，并图案化光致抗蚀剂以形成图案化的光致抗蚀剂元件。光致抗蚀剂的图案可接着通过干蚀刻工艺而转移至下方的层膜(也即高介电常数介电层以及虚置栅极层)，以形成栅极堆叠，其包括高介电常数介电层222、232以及虚置栅极层224、234，如图2A中所示。之后可将光致抗蚀剂层剥除。在其他例子中，硬掩模层形成于虚置栅极层上；图案化光致抗蚀剂层形成于硬掩模上；光致抗蚀剂层的图案转移至硬掩模层，且然后转移至虚置栅极层以及高介电常数介电层，以形成栅极结构220、230的栅极堆叠。要了解上述例子并未限制以形成栅极堆叠的工艺步骤。更要了解栅极结构220、230的栅极堆叠可包括额外的层膜。举例来说，栅极结构220、230可包括界面层(interfacial layer)、覆盖层(capping layer)、扩散/阻挡层、导电层、其他合适的层膜、和/或上述的组合。或者，半导体装置200可包括一个或更多个抗反射涂布层(例如顶部抗反射涂布层(top antireflectivecoating layer)和/或底部抗反射涂布层(bottom antireflective coating layer))。
高介电常数介电层222、232形成于基底210上。高介电常数介电层222、232可包括氧化铪(HfO2)、硅酸铪(hafnium silicon oxide；HfSiO)、氮氧化硅铪(hafnium silicon oxynitride；HfSiON)、氧化钽铪(hafnium tantalum oxide；HfTaO)、氧化钛铪(hafnium titanium oxide；HfTiO)、氧化锆铪(hafniumzirconium oxide；HfZrO)、金属氧化物、金属氮化物、金属硅酸盐(metalsilicate)、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料、和/或上述的组合。高介电常数介电层222、232可通过任何合适的工艺而形成至适当的厚度，其包括于此所述的工艺。
虚置栅极层224、234可包括多个材料层。相较于高介电常数介电层222、232，虚置栅极层224、234包括具有高蚀刻选择比的材料，如此可在移除虚置栅极层224、234时，不影响高介电常数介电层222、232。在一实施例中，虚置栅极层224、234包括多晶硅。在一些实施例中，虚置栅极层224、234可包括二氧化硅层以及高介电常数介电材料层。再者，虚置栅极层224、234可为由相同或不同的掺杂步骤而掺杂的多晶硅。虚置栅极层224、234是通过任何合适的工艺而形成至适当的厚度。
可于栅极结构220、230的栅极堆叠其侧壁上形成密封层(sealinglayer)226、236。在一实施例中，密封层226、236形成于高介电常数介电层222、232以及虚置栅极层224、234的侧壁上。密封层226、236可包括介电材料，例如氮化硅、氧化硅、氮氧化硅、碳化硅、其他合适的材料、和/或上述的组合。密封层226、236可包括单一层膜或多层膜结构。应要注意的是，密封层226、236可保护栅极结构220、230的栅极堆叠在后续工艺中不会受到损伤或损失，且也可避免在后续工艺中氧化。密封层226、236是通过任何合适的工艺而形成至适当的厚度。
更可于栅极堆叠或密封层的侧壁上形成间隙壁。在一实施例中，可形成间隙壁衬垫227、237以及栅极间隙壁228、238。间隙壁衬垫227、237以及栅极间隙壁228、238是通过任何合适的工艺而形成至适当的厚度。在一实施例中，间隙壁衬垫227、237包括氧化材料(例如氧化硅)，且设置于栅极结构220、230的各个侧边上的栅极间隙壁228、238包括氮化材料(例如氮化硅)。在各个实施例中，栅极间隙壁228、238可包括介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅、其他合适的材料、和/或上述的组合。栅极间隙壁228、238可用以偏移(offset)之后形成的掺杂区域，例如重掺杂源极/漏极区域。
栅极结构220、230的栅极堆叠还包括硬掩模层240。硬掩模层240设置于虚置栅极层224、234上。在一实施例中，硬掩模层240包括氧化材料，例如氧化硅。硬掩模层240可包括含氮的材料，例如氮化硅、氮氧化硅、其他合适的含氮材料、和/或上述的组合。硬掩模层可包括非结晶的碳材料、碳化硅、其他合适的介电材料、和/或上述的组合。硬掩模层240是通过任何合适的工艺而形成至适当的厚度，其包括于此所述的工艺。在一例子中，如上所述，硬掩模层240可与栅极结构220、230的栅极堆叠整合而形成。硬掩模层240可包括单一层膜或多层膜。
也可于基底210中形成各种掺杂区域。在一实施例中，上述各种掺杂区域包括轻掺杂源极/漏极(light doped source/drain；LDD)区域242、243以及源极/漏极(S/D)区域244、245(其也称作重掺杂源极/漏极区域)。轻掺杂源极/漏极区域242、243以及源极/漏极区域244、245可通过一个或更多个离子注入工艺、光刻、扩散、和/或其他合适的工艺而形成。掺杂质的种类可取决于所制造的装置类型，例如NMOS或PMOS装置。举例来说，轻掺杂源极/漏极区域242、243以及源极/漏极区域244、245可以p型掺杂质，例如硼或BF2；n型掺杂质，例如磷或砷；和/或上述的组合而掺杂。轻掺杂源极/漏极区域242、243以及源极/漏极区域244、245可包括各种掺杂轮廓。要了解轻掺杂源极/漏极区域可在形成栅极间隙壁228、238之前形成，且在一个或更多的注入工艺后，轻掺杂源极/漏极区域可以对准于密封层226、236的外边缘。如先前所述，密封层226、236可对包括高介电常数介电层222、232以及虚置栅极层224、234的栅极堆叠提供保护，以避免在后续工艺受到污染或损伤。因此，栅极结构220、230可维持完整度，而具有较佳的装置效能及可靠度。此外，可进行一个或更多个退火工艺以活化轻掺杂源极/漏极区域242、243和/或源极/漏极区域244、245。退火工艺可包括快速热退火(RTA)和/或激光退火工艺。应要注意在后续的退火工艺(例如活化工艺)中，轻掺杂源极/漏极区域242、243中的掺杂质可向包括高介电常数介电层222、232以及虚置栅极层224、234的栅极堆叠其侧壁扩散，使每个轻掺杂源极/漏极区域242、243的一部分可延伸于密封层226、236的一部分下方。在一个或更多个注入工艺后，源极/漏极区域244、245可以对准于间隙壁228、238的外边缘。
掺杂区域可直接形成于半导体基底中、于P型阱结构中、于N型阱结构中、于双阱结构中、或使用凸起的(raised)结构。在一实施例中，第二/PMOS区域211B中的源极/漏极区域245还包括凸起的源极/漏极区域246。凸起的源极/漏极区域246可具有SiGe元件。举例来说，凸起的源极/漏极区域246可通过一个或更多个外延工艺而形成，以使SiGe元件可以结晶态形成于基底210中。外延工艺可包括化学气相沉积技术(例如气相外延(VPE)和/或超高真空化学气相沉积(UHV-CVD))、分子束外延、和/或其他合适的工艺。外延工艺可使用气体和/或液体前驱物，其与基底210的组成(例如硅)反应。因此，应变沟道(strained channel)可到达至第二/PMOS区域211B中，以提升载流子迁移率并增进装置的效能。
也可形成一个或更多个接触窗元件248、249，例如金属硅化区域(silicideregion)。接触窗元件248、249可耦合至源极/漏极区域244、245和/或凸起的源极/漏极区域246。接触窗元件248、249包括金属硅化材料，例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适的导电材料、和/或上述的组合。接触窗元件248、249是通过任何合适的工艺而形成，其包括于此所述的工艺。在一实施例中，接触窗元件248、249可通过金属硅化(自对准金属硅化)工艺而形成。举例来说，可沉积金属材料于基底上，包括于基底(例如硅区域)和/或掺杂区域上。在沉积后，金属硅化工艺可在基于特定的金属材料或材料所选择的高温下，于沉积的金属材料与硅区域之间反应而继续进行。此也称作退火，其可为快速热工艺(rapidthermal processing；RTP)。之后移除未反应的金属材料。反应的金属硅化物可使用额外的热工艺，以降低金属硅化物的电阻。在一实施例中，硬掩模层240可保护虚置栅极层224、234免于金属硅化工艺。应要注意在金属硅化工艺后，可不移除虚置栅极层224、234上的硬掩模层240，以增进在栅极最后工艺中对栅极高度的控制，其将于下文更加讨论。
一般工艺会继续在半导体装置200上形成一个或更多个介电层，以填充栅极结构220、230之间的凹口(gap)，进行化学机械研磨工艺直至达到栅极结构220、230的顶部，且然后进行栅极置换工艺。已发现一般工艺存在有问题。举例来说，在栅极最后制造流程的化学机械研磨工艺中，控制栅极高度和/或避免层间介电层的碟化作用(例如过研磨)会有困难。在其他例子中，会发生记号及对准图案的问题。这些问题会不利于后续工艺，且也会导致不良的装置效能。因此，本发明实施例提供一种解决上述问题的方法。
请参考图1及图2B图，在步骤106，可通过任何合适的工艺，其包括于此所述的工艺，形成缓冲层250于半导体装置200上，包括于栅极结构220、230上。缓冲层250包括任何合适的材料及厚度。在一实施例中，缓冲层250包括缓冲氧化层(例如等离子体增强化学气相沉积氧化物、低压化学气相沉积(LPCVD)氧化物、四乙氧基硅烷(tetraethyl orthosilicate；TEOS)氧化物等)。缓冲层250包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其他合适的材料、和/或上述的组合。缓冲层250包括大于约
Figure G2009102257989D00091
的厚度。在一些实施例中，厚度介于约
Figure G2009102257989D00092
至约
Figure G2009102257989D00093
缓冲层250覆盖第一/NMOS区域211A以及第二/PMOS区域211B两者。
请参考图1及图2C，在步骤108，以任何合适的工艺，包括于此所述的工艺，形成蚀刻停止层(etch stop layer；ESL)252于半导体装置200上，包括于栅极结构220、230上。在一实施例中，蚀刻停止层252可设置于缓冲层250上。蚀刻停止层252可包括氮化硅、氮氧化硅、其他合适的材料、和/或上述的组合。再者，蚀刻停止层252的组成可基于对半导体装置200一个或更多个额外的元件的蚀刻选择比而选择。在一些实施例中，蚀刻停止层252可根据晶体管的类型(例如NFET和/或PFET)而配置为拉张蚀刻停止层(tensile-ESL)或压缩蚀刻停止层(compressive-ESL)。在一实施例中，蚀刻停止层252为接触窗蚀刻停止层(contact etch stop layer；CESL)，其包括氮化硅。蚀刻停止层252包括第一轮廓，且可包括任何合适的厚度。举例来说，蚀刻停止层252可包括范围介于约
Figure G2009102257989D00101
至约
Figure G2009102257989D00102
的厚度。
在步骤110，利用任何合适的工艺，其包括于此所述的工艺，形成层间介电层(interlevel(或interlayer)dielectric；ILD)254于半导体装置200上，包括于至少一个栅极结构上。更具体的说，形成层间介电层254于蚀刻停止层252上，包括栅极结构220、230上。在一实施例中，层间介电层254是通过高密度等离子体化学气相沉积(chemical vapor deposition；HDP-CVD)工艺而沉积。或者，层间介电层可通过应用材料公司(Applied Materials，Inc.)的HARP(TM)(高深宽比工艺)系统而形成。层间介电层254可包括介电材料，例如氧化硅、旋转涂布玻璃(spin-on glass；SOG)、掺氟的硅酸盐玻璃(fluoride-dopedsilicate glass；FSG)、掺碳的氧化硅(例如SiCOH)、黑钻石
Figure G2009102257989D00103
(美国加州圣克拉拉的应用材料(Applied Materials of Santa Clara，California))、干胶(Xerogel)、气胶(Aerogel)、掺氟的非晶系碳膜(amorphous fluorinated carbon)、聚对二甲基苯(Parylene)、苯环丁烯(bis-benzocyclobutenes；BCB)、Flare、SiLK(美国密西根州中部的道化学(Dow Chemical，Midland，Michigan))、聚亚酰胺(polyimide)、多孔聚合材料、非孔性聚合材料(nonporous polymeric material)、其他合适的介电材料、和/或上述的组合。要了解层间介电层254可包括一个或更多个介电材料和/或一个或更多个介电层。之后，可于层间介电层上进行化学机械研磨(CMP)工艺。在一实施例中，以部分化学机械研磨工艺(partialCMP process)平坦化层间介电层254，其中留下了栅极结构220、230上的蚀刻停止层252上的部分层间介电层254，如图2D中所示。举例来说，部分化学机械研磨工艺可实质上提供平坦化的层间介电层254表面，其中蚀刻停止层252以及栅极结构220、230上的层间介电层254的厚度范围介于约
Figure G2009102257989D00111
Figure G2009102257989D00112
至约
Figure G2009102257989D00113
在一些实施例中，蚀刻停止层252上的层间介电层254其厚度约为
Figure G2009102257989D00114
化学机械研磨工艺也可具有低的碟化和/或金属侵蚀作用。
请参考图1及图2E，在步骤112，于半导体装置200上进行第一蚀刻工艺255A，以移除部分层间介电层254。在一实施例中，于留在蚀刻停止层252以及栅极结构220、230上的层间介电层254上进行第一蚀刻工艺255A，直至露出和/或到达蚀刻停止层252。第一蚀刻工艺包括回蚀刻工艺。在一实施例中，蚀刻停止层252以及栅极结构220、230上的层间介电层254其留下的部分和/或厚度是通过第一蚀刻工艺而移除。第一蚀刻工艺可提供半导体装置200实质上平坦的表面。第一蚀刻工艺可包括一个或更多个干蚀刻工艺。举例来说，干蚀刻工艺可使用含氟的气体(例如CF4、SF6、CH2F2、CHF3、和/或C2F6)、其他合适的气体和/或等离子体、和/或上述的组合。在一实施例中，第一蚀刻工艺255A为选择性干蚀刻工艺，其于层间介电层254以及蚀刻停止层252之间具有高蚀刻选择比。在一实施例中，层间介电层254包括氧化物，且蚀刻停止层252包括氮化硅，第一蚀刻工艺255A调整为于氮化硅及氧化物之间具有高蚀刻选择比，使第一蚀刻工艺255A移除层间介电层254直至到达蚀刻停止层252。举例来说，第一蚀刻工艺255A可包括氧化物蚀刻工艺。氧化物蚀刻工艺可包括使用蚀刻气体，其包括C4F、Ar、及Co。
要了解第一蚀刻工艺255A可包括多个蚀刻步骤以及蚀刻化学物。可或额外的进行湿化学蚀刻工艺，其使用氢氟酸(hydrofluoric acid；HF)溶液。在一例子中，氢氟酸溶液可具有任何合适的浓度(例如1∶100)。在一些实施例中，湿蚀刻工艺可供给稀释的氢氟酸至半导体装置200。
在步骤114，于半导体装置200上进行第二蚀刻工艺255B，以移除部分蚀刻停止层。在一实施例中，于蚀刻停止层252上进行第二蚀刻工艺255B，直至到达和/或露出栅极结构220、230上的缓冲层250，如图2F中所示。蚀刻停止层252的移除部分在栅极结构220、230上形成第一开口(opening)(或沟槽(trench))256、257。在一实施例中，第二蚀刻工艺255B包括干蚀刻工艺，其可于蚀刻腔室中使用调整工艺参数的方式，以得到高蚀刻选择比而进行，上述工艺参数包括无线射频(radio frequency；RF)电源功率、偏压功率、压力、流率、晶片温度、及其他合适的工艺参数。干蚀刻工艺可使用含氧的气体、含氟的气体(例如CF4、SF6、CH2F2、CHF3、和/或C2F6)、其他合适的气体和/或等离子体、和/或上述的组合。再者，干蚀刻工艺可在任何合适的时机进行。
在一实施例中，第二蚀刻工艺255B为选择性干蚀刻工艺，其于蚀刻停止层252以及缓冲层250之间具有高蚀刻选择比。因此，缓冲层250可用作蚀刻停止层。若当缓冲层不存在时，第二蚀刻工艺255B为选择性干蚀刻工艺，其于蚀刻停止层252以及硬掩模层240之间具有高蚀刻选择比。在一实施例中，蚀刻停止层252包括氮化硅，且缓冲层250及层间介电层254包括氧化物，第二蚀刻工艺255B调整成在氮化硅与氧化物之间具有高蚀刻选择比，使得第二蚀刻工艺255B移除蚀刻停止层252，而实质上未影响缓冲层250和/或层间介电层254。举例来说，第二蚀刻工艺255B可包括氮化物蚀刻工艺。氮化物蚀刻工艺可包括使用蚀刻气体，其包括Ar及CF4。氮化硅对氧化物的高蚀刻选择比实质上提供了自对准的(self-aligned)第一开口256、257于栅极结构220、230上。要了解第二蚀刻工艺255B可包括多个蚀刻步骤及蚀刻化学物。
在步骤116，于半导体装置200上进行第三蚀刻工艺255C，以移除部分缓冲层。在一实施例中，于缓冲层250上进行第三蚀刻工艺255C，直至到达和/或露出栅极结构220、230的顶部，如图2G中所示。缓冲层250的移除部分于栅极结构220、230上形成第二开口和/或沟槽258、259。在一实施例中，第三蚀刻工艺255C包括干蚀刻工艺，其可于蚀刻腔室中使用调整工艺参数的方式，以得到高蚀刻选择比而进行，上述工艺参数包括无线射频电源功率、偏压功率、压力、流率、晶片温度、及其他合适的工艺参数。干蚀刻工艺可使用含氟的气体(例如CF4、SF6、CH2F2、CHF3、和/或C2F6)、其他合适的气体和/或等离子体、和/或上述的组合。再者，干蚀刻工艺可在任何适当的时机进行。
第三蚀刻工艺255C为选择性蚀刻工艺，其于缓冲层250及栅极结构220、230的虚置栅极层224、234、和/或蚀刻停止层252之间具有高选择比。因此，虚置栅极层224、234可用作蚀刻停止层。第三蚀刻工艺255C可实质上相似于第一蚀刻工艺255A。在一实施例中，缓冲层250包括氧化物，且栅极结构220、230的虚置栅极层224、234包括多晶硅，第三蚀刻工艺255C额外的于氧化物及多晶硅之间具有高蚀刻选择比，使得第三蚀刻工艺255C移除缓冲层250，而未影响栅极结构220、230的虚置栅极层224、234。举例来说，第三蚀刻工艺255C可包括氧化物蚀刻工艺。如先前所述，硬掩模层240在填充层间介电凹口之前并未移除，因此，第三蚀刻工艺255C可同时移除硬掩模层240，其中第三蚀刻工艺255C于氧化物以及多晶硅/氮化硅之间具有高蚀刻选择比。在一些实施例中，硬掩模层240可通过分开的工艺而移除。氧化物对于多晶硅的高蚀刻选择比实质上于栅极结构220、230上提供了第二自对准的开口258、259。由于第三蚀刻工艺255C具有高蚀刻选择比，蚀刻停止层252可仍未被影响。要了解第三蚀刻工艺255C可包括多个蚀刻步骤及蚀刻化学物。
请参考图2H至图2J，在栅极最后工艺中，可进行栅极置换工艺。更具体的说，请参考图2H，通过移除部分栅极结构220、230，而于栅极结构220、230中形成第三开口(或沟槽)260、261。在一实施例中，移除栅极结构220、230的虚置栅极层224、234。部分栅极结构220、230可通过任何合适的蚀刻工艺而移除。在栅极置换工艺中，移除虚置栅极层224、234可包括蚀刻工艺，以蚀刻掉虚置栅极层224、234。在其他例子中，可选择性的蚀刻掉虚置栅极层224、234。蚀刻工艺可包括一个或更多个干蚀刻工艺、湿蚀刻工艺、和/或上述的组合。
然后，可于第三开口260、261中形成金属材料，以形成栅极层262及264。形成金属材料的工艺可使用任何合适的工艺，例如物理气相沉积、化学气相沉积、电镀、及上述的组合。然后，可更进行化学机械研磨工艺，以移除多余的金属材料并平坦化表面。
要了解可同时或分开的自栅极结构220、230移除虚置栅极层224以及虚置栅极层234。在一实施例中，栅极置换工艺是分开的对NMOS区域211A中的第一栅极结构220以及PMOS区域211B中的第二栅极结构230进行，使第一栅极层262具有第一功函数，而第二栅极层264具有不同于第一功函数的第二功函数。调整第一功函数以最佳化NMOS晶体管的效能。调整第二功函数以最佳化PMOS晶体管的效能。在一实施例中，NMOS晶体管的第一功函数为约4.2eV或更小。PMOS晶体管的第二功函数为约5.2eV或更大。在此例子中，分别的对NMOS区域211A以及PMOS区域211B进行栅极置换工艺。
在一实施例中，可同时进行移除虚置栅极层224及234，且分开的填充开口260及261。在此例子中，移除虚置栅极可包括于半导体装置200上形成光致抗蚀剂层；通过一般光刻工艺图案化光致抗蚀剂层，以露出虚置栅极层224；以及蚀刻掉虚置栅极层224。之后，可移除光致抗蚀剂层。然后，可于第三开口260内形成金属栅极结构。类似的，移除虚置栅极层234可包括于半导体装置200上形成光致抗蚀剂层；通过一般光刻工艺图案化光致抗蚀剂层，以露出虚置栅极层234；以及蚀刻掉虚置栅极层234。之后，可移除光致抗蚀剂层。然后，可于第三开口261内形成金属栅极结构。
在其他实施例中，是在一流程中进行移除虚置栅极层224以及填充开口260，而在另一流程中进行移除虚置栅极层234以及填充开口261。
举例来说，请参考图2I及图2J，在一实施例中，第一栅极层262形成于第一/NMOS装置区域211A中的栅极结构220的开口260中，且第二栅极层264形成于第二/PMOS装置区域211B中的栅极结构230的开口261中。第一栅极层262以及第二栅极层264可通过化学气相沉积、物理气相沉积、原子层沉积、电镀、其他合适的工艺、和/或上述的组合而形成。第一栅极层262以及第二栅极层264各自包括功函数金属层以及额外的导电层，例如铝或钨。NMOS晶体管的功函数金属层包括钽、钛铝(titanium aluminum)、氮化钛铝(titanium aluminum nitride)、或上述的组合。PMOS晶体管的功函数金属层可包括氮化钛(titanium nitride)、氮化钽(tantalum nitride)、或上述的组合。在其他实施例中，第一栅极层以及第二栅极层可包括任何合适的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他合适的材料、和/或上述的组合。在一实施例中，第一栅极层262包括n型功函数材料，例如TiAl、TiAlN、和/或TaCN，而第二栅极层264包括p型功函数材料，例如TiN、WN、和/或W。因此，包括n型功函数材料的第一栅极层262，其于第一/NMOS装置区域211A中提供表现适当的栅极电极，而包括p型功函数材料的第二栅极层264，其于第二/PMOS装置区域211B中提供表现适当的栅极电极。n型金属与p型金属结构可以任何的顺序形成。再者，在形成第一/NMOS装置区域211A以及第二/PMOS装置区域211B的金属栅极结构的过程中，可进行N/P图案化(N/P patterning)，以将一类型的装置与另一类型的装置分开，反之亦然。然后可进行化学机械研磨工艺，以平坦化半导体装置200。在其他实施例中，第一栅极层262以及第二栅极层264还可包括多层结构，其包括多个材料。第一栅极层262以及第二栅极层264可包括衬垫层、功函数层、填充槽、其他合适的层膜、和/或上述的组合。
要了解半导体装置200可更经历CMOS或MOS技术工艺，以形成公知的各种元件。之后的工艺可于基底210上形成各种接触窗/介层窗/线及多层内连元件(例如金属层以及层间介电物)，其配置以连接半导体装置200的各种元件或结构。额外的元件可提供电性互连至包括所形成的金属栅极结构的装置。举例来说，多层内连线包括垂直的内连线，例如一般的介层窗(via)或接触窗(contact)，并包括水平的内连线，例如金属线。可使用包括铜、钨和/或金属硅化物的各种导电材料形成各种内连线元件。在一实施例中，利用镶嵌(damascene)工艺形成铜相关的多层内连线结构。
更要了解的是，在一些实施例中，可去除硬掩模层240和/或缓冲层250的形成步骤。举例来说，在基底210上形成栅极结构220、230之后，形成蚀刻停止层(例如蚀刻停止层252)于基底210上，包括于栅极结构220、230上；以及形成层间介电层(例如层间介电层254)于蚀刻停止层上。然后，方法可通过一个或多个蚀刻工艺(例如第一及第二蚀刻工艺)，以露出栅极结构220、230的顶部而继续进行。第一以及第二蚀刻工艺包括选择性干蚀刻工艺。举例来说，第一蚀刻工艺可包括氧化物蚀刻工艺，其选择性的蚀刻氧化物材料，而第二蚀刻工艺可包括氮化物蚀刻工艺，其选择性的蚀刻氮化物材料。
更要了解的是，在一些实施例中，使用方法100以在栅极最先工艺或混合栅极工艺中制造半导体装置。在一些实施例中，在栅极最先工艺中所制造的半导体装置可包括一个或更多个栅极结构，其包括金属栅极层。在一些实施例中，在栅极最先工艺中所制造的半导体装置可包括一个或更多个栅极结构，其包括多晶硅层。在一些实施例中，使用方法100形成一个或更多个接触窗或一个或更多个栅极结构。
在本发明的实施例中，可使用栅极最后工艺形成集成电路装置，其具有一个或更多个栅极结构。所述方法可轻易的整合至一般集成电路工艺中，特别是高介电常数/金属栅极装置的制造中。所述实施例通过降低自化学机械研磨工艺所发生的碟化和/或侵蚀作用，解决了一般在栅极最后工艺中，制造NMOS以及PMOS装置的金属栅极结构时所发生的问题。再者，所述实施例可在形成蚀刻停止层以及层间介电层的过程中，留下设置于一个或更多个栅极结构的栅极堆叠上的硬掩模层，以在层间介电层化学机械研磨工艺中更好的控制栅极高度。要了解不同的实施例可具有不同的好处，且所有的实施例并不一定需要特别的好处。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (11)

1.一种制造半导体装置的方法，包括：
提供一基底，其具有一个或更多个栅极结构设置于其上；
形成一蚀刻停止层以及层间介电层于该基底上，包括于该一个或更多个栅极结构上，其中该层间介电层设置于该蚀刻停止层上；
于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；以及
于该层间介电层上进行一第一选择性干蚀刻工艺，且于该蚀刻停止层上进行一第二选择性干蚀刻工艺；
其中，于该层间介电层上进行该部分化学机械研磨工艺，以及进行该第一及第二选择性干蚀刻工艺是发生在一后栅极工艺中。
2.如权利要求1所述的制造半导体装置的方法，其中进行该第一选择性干蚀刻工艺包括使用氧化物蚀刻工艺，且进行该第二选择性干蚀刻工艺包括使用氮化物蚀刻工艺。
3.如权利要求1所述的制造半导体装置的方法，其中于该层间介电层以及蚀刻停止层上进行该第一及第二选择性干蚀刻工艺包括露出该一个或更多个栅极结构的顶部。
4.如权利要求3所述的制造半导体装置的方法，其中该层间介电层包括氧化硅，该蚀刻停止层包括氮化硅，且该一个或更多个栅极结构包括多晶硅。
5.如权利要求1所述的制造半导体装置的方法，还包括在形成该蚀刻停止层以及该层间介电层之前，形成一缓冲层于该基底上，包括于该一个或更多个栅极结构上。
6.如权利要求5所述的制造半导体装置的方法，还包括在进行第二选择性干蚀刻工艺之后，于该缓冲层上进行一第三选择性干蚀刻工艺。
7.如权利要求5所述的制造半导体装置的方法，其中该缓冲层包括氧化硅。
8.一种制造半导体装置的方法，其中该半导体装置包括一基底，该方法包括：
于该基底上形成一个或更多个栅极结构，其包括一高介电常数介电层、一虚置栅极层、以及一硬掩模层；
于该一个或更多个栅极结构上形成一蚀刻停止层以及一层间介电层；
于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；
进行一第一选择性干蚀刻工艺，以选择性的移除该一个或更多个栅极结构上的部分该层间介电层；
进行一第二选择性干蚀刻工艺，以选择性的移除该一个或更多个栅极结构上的部分该蚀刻停止层；以及
进行一第三选择性干蚀刻工艺，以选择性的移除该硬掩模层；
其中，于该层间介电层上进行该部分化学机械研磨工艺，以及进行该第一、第二及第三选择性干蚀刻工艺是发生在一后栅极工艺中。
9.如权利要求8所述的制造半导体装置的方法，还包括：
以具有一第一功函数的一第一栅极层置换该一个或更多个栅极结构的一第一组的该虚置栅极层；以及
以具有一第二功函数的一第二栅极层置换该一个或更多个栅极结构的一第二组的该虚置栅极层。
10.如权利要求8所述的制造半导体装置的方法，其中进行该第一及第三选择性干蚀刻工艺包括利用一氧化物蚀刻工艺。
11.如权利要求8所述的制造半导体装置的方法，其中进行该第二选择性干蚀刻工艺包括利用一氮化物蚀刻工艺。
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