CN101861648B - 导线架式整合电感的半导体功率组件的封装及方法 - Google Patents

导线架式整合电感的半导体功率组件的封装及方法 Download PDF

Info

Publication number
CN101861648B
CN101861648B CN2008801165112A CN200880116511A CN101861648B CN 101861648 B CN101861648 B CN 101861648B CN 2008801165112 A CN2008801165112 A CN 2008801165112A CN 200880116511 A CN200880116511 A CN 200880116511A CN 101861648 B CN101861648 B CN 101861648B
Authority
CN
China
Prior art keywords
lead
wire
several
inductor core
window
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008801165112A
Other languages
English (en)
Other versions
CN101861648A (zh
Inventor
冯涛
张晓天
弗兰茨娃·赫尔伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Wanguo Semiconductor Technology Co ltd
Alpha and Omega Semiconductor Ltd
Original Assignee
Alpha and Omega Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Ltd filed Critical Alpha and Omega Semiconductor Ltd
Publication of CN101861648A publication Critical patent/CN101861648A/zh
Application granted granted Critical
Publication of CN101861648B publication Critical patent/CN101861648B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2866—Combination of wires and sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H01F2027/2814—Printed windings with only part of the coil or of the winding in the printed circuit board, e.g. the remaining coil or winding sections can be made of wires or sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/40—Structural association with built-in electric component, e.g. fuse
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

本发明是提供一种具有导线架式整合电感(350)的半导体功率组件封装(300)。半导体功率组件封装(300)包含有一具有数个引线的导线架(100)、依附于该导线架(100)上的电感核心(200)，因此数个引线末端是自形成于该电感核心(200)上的窗(210)显露出、数个打线(320)，其中该数个打线(320)的一部分连接该数个引线末端至该电感核心(200)的邻接引线，借此形成该电感(350)，以及一结合至该电感(350)的功率集成电路(330)。在另一具体实施例中，利用一连接芯片组件(500)，一顶导线架(1400)结合每一该数个引线末端至与电感核心(200)的邻接引线。

Description

导线架式整合电感的半导体功率组件的封装及方法
技术领域
本发明是有关一种半导体功率组件，特别是指一种具有导线架式整合电感的半导体功率组件封装。
背景技术
众所皆知在架构一功率转换电路时，印刷电路板上包含有一分立电感(discrete inductor)。举例来说，研诺逻辑科技有限公司的1MHz 400mA降压转换器(AnalogicTMTECH 1MHz 400mA Step-Down Converter，AAT1143)需要使用分立电感。在这个方式下架构的功率转换器会有较高组成零件成本的缺点并且需要更大的印刷电路板空间。
将分立电感与功率集成电路(ICs)及其它组成零件共封装的方式也是众所皆知的。举例来说，美国加利福尼亚州城市苗必达(Milpitas，CA)的凌力尔特公司(Linear Technology Corporation)的 
Figure DEST_PATH_GSB00000711192500011
4600 DC/DC功率转换器包含有一位于一15mm×15mm×2.8mm封装内的内建电感。这大的封装尺寸说明了寻找到一足够小尺寸的的分立电感来与功率IC共同封装是一件艰巨的事，然而，具有大电感(inductance)、小DC电阻与大额定电流(rated current)才可符合功率转换需求。更者，使用一分立电感是不符合成本效应的，当最后封装成本包含有相同组成零件花费时(组配分立电感与最后封装的成本)并且加上在最后封装内部分立电感的额外成本。
众所皆知于电感上设置集成电路晶粒，以达到较小的封装尺寸。如同美国专利号6930584所揭示一微型微小功率转换器包含有一基底磁性感应组件，其表面系嵌设有功率IC。但缺点是感应组件是被显露于外的，因此易损坏的基板材料容易被损伤。
更者，于一集成电路晶粒如功率转换集成电路晶粒上设置一电感也是大家所知悉的。举例来说，美国新泽西州城市布里奇沃特(Bridgewater，NJ)的Enpirion公司的功率转换器包含有一以微机电系统(MEMS)为基础的电感，其具有一厚的电镀铜螺旋线圈夹持于两平面磁性层间并且位于一整合DC-DC转换器上。在这个实施例为了达到高电感，需要一个大晶粒，这导致高成本与大的封装尺寸。 
直接针对减小封装尺寸上所做的努力包含有利用导线架作为电感组件。举例来说，美国专利号5428245揭示形成一种电感绕线作为一导线架的整体的部分，以及美国专利号6927481揭示形成一种电感线段作为导线架的一部分。这些设计缺少磁性核心材料是适合于无线电频率(RF)的应用上，仅能提供相对较小的电感，这是无法有效率的适用于功率转换应用上。 
在半导体功率组件封装的技术领域上持续存在着对具有对制程简单与改善成本效应的整合性电感的需求。也存在着对具有高电感、小DC电阻、大电流与低损耗等所有充分适用于功率转换应用的半导体功率组件的需求。更者也存在对具有相对较小尺寸的整合电感的半导体组件封装的需求。 
发明内容
本发明的主要目的在提供一种具有导线架式整合电感的半导体功率组件封装来满足先前技艺中的需求与提供具有超过先前技艺优点的半导体功率组件，其是利用导线架与金属连接，例如打线，来与一电感核心组合，以提供一具有高电感与低DC电阻的整合电感，并且更具有低成本与高空间使用效率。反之，利用两个导线架来与一电感核心组合，以用来提供整合电感。该内部结构是利用一模制物来加以保护，避免该整合电感与IC芯片受到损害。 
本发明的另一目的在提供一种具有导线架式整合电感的半导体功率组件封装，其包含有一具有数个引线的导线架、设置在该导线架上的电感核心，因此数个引线末端是自一形成于该电感核心上的窗显露出、数个金属连接，其中部分该数个金属连接将每一该数个引线末端连接至该电感核心的邻接引线，以形成该电感，以及一结合至该电感的功率集成电路。 
本发明的再一目的在提供一种具有导线架式整合电感的半导体功率组件封装，其包含有一具有数个引线的底导线架、设置在该导线架上的电感核心，因此数个引线末端是自该一形成于该电感核心上的窗显露出、一利用金属凸块连接且位于相反侧的连接芯片，其是设置于该窗内，藉此该底侧凸块覆盖该底导线架的数个引线末端且电性连接、一具有数个弯曲引线的顶导线架， 该顶导线架的数个引线的第一部分连接至该连接芯片顶面凸块并且连接该底部导线架的数个引线末端的每一个至该电感核心的邻接底导线架的引线，以形成电感；以及一结合至该电感的功率集成电路。 
本发明的主要特征已经被广泛地概略描述，因此下列的详细描述是为了让该项技术领者更容易了解并且有助于加以实施本发明。当然本发明的附加特征将于以下描述并且构成请求范围的主要对象。 
于这个观点下，在详细说明本发明的至少一具体实施例前，众所皆知的是本发明并不局限于说明书的这些详细说明内范例中的功能性组件与这些组件在下列描述或者图标中的说明。本发明可以通过其它具体实施例或者方式来加以实施。此外，此处所使用的措辞与术语也是被了解的，如同摘要，是为了描述的目的并且不应被视为限制。 
因此，熟知该项技术领域者依据以这个揭露书为基础下实施这个概念将是易于实施并设计其它方法与系统来实现本发明的数个目的。因此，重要的是专利范围是视为在这个范围包含有这些等同的解释，因此无法脱离本发明的精神与范围。 
附图说明
图1是本发明的第一导线架的俯视透视示意图。 
图2A是本发明的电感核心的俯视示意图。 
图2B是本发明的具有小间隙的电感核心的俯视示意图。 
图3是本发明的具有导线架式整合电感的半导体功率组件封装的第一具体实施例的俯视示意图。 
图4是本发明的具有导线架式整合电感的半导体功率组件封装的第二具体实施例的俯视示意图。 
图5是本发明的连接芯片的俯视示意图。 
图6是图5的连接芯片的剖视图。 
图7是本发明的具单侧连接凸块具体实施例的连接芯片的俯视示意图。 
图8是图7的单一侧连接凸块的连接芯片的剖视图。 
图9是本发明的具有导线架式整合电感的半导体封装的第三具体实施例的底部视图。 
图10是本发明的具有连接凸块的IC的俯视图。 
图11是图10的具有连接凸块的IC的剖视图。 
图12是本发明的具有双侧连接凸块的连接芯片的俯视图。 
图13是图12的具连接凸块的连接芯片的剖视图。 
图14是本发明的顶面导线架的俯视图。 
图15是图14的顶面导线架的剖视图。 
图16是本发明的具有顶面导线架的组件封装的第三具体实施例的俯视图。 
图17是本发明的具有导线架式整合电感的半导体功率组件封装的第四具体实施例的俯视示意图。 
图18是本发明的电感核心的另一具体实施例的俯视图。 
图19是本发明的具有导线架式整合电感的半导体功率组件封装的第五具体实施例的俯视示意图。 
图20是本发明的具有导线架式整合电感的半导体功率组件封装的第六具体实施例的俯视示意图。 
图21是本发明的顶面导线架的另一具体实施例的俯视图。 
图22是本发明的顶面导线架的剖视图。 
图23是本发明的具有顶面导线架的组件封装的第六具体体实施例的俯视图。 
图24是本发明的具有导线架式整合电感的半导体功率组件封装的第七具体实施例的俯视示意图。 
图25是本发明的功率IC的俯视图。 
图26是本发明的另一种可供选择的电感核心具体实施例的俯视图。 
图27是本发明的具有导线架式整合电感的半导体功率组件封装的第八具体实施例的俯视示意图。 
图28是本发明的具有导线架式整合电感的半导体功率组件封装的第九具体实施例的俯视示意图。 
图29是本发明的具有连接凸块的功率IC的俯视图。 
图30是图29的具有连接凸块的功率IC的剖视图。 
图31是本发明的顶面导线架的另一种可供选择的具体实施例的俯视图。 
图32是图31的顶面导线架的剖视图。 
图33是本发明的具有顶面导线架的组件封装的第九具体实施例的俯视图。 
图34A是本发明的具有导线架式整合电感的半导体功率组件封装的第十具体实施例的俯视图。 
图34B是本发明的具有导线架式整合电感的半导体功率组件封装的另一种可供选择的第十具体实施例的俯视图。 
具体实施方式
在一并参酌图示与详细说明内所描述的本发明是提供一种本发明的说明范例，以供该项技术领域者能够据以实施。需注意的是，以下这些图标与范例并不能作为本发明的范畴的限定。本发明中的一些组件可以被部分或者全部使用既有的零件加以组配，这些属于了解本发明所必要的既有零件中的一部分会进行描述并且这些既有零件的部分详细描述会被省略，以免混淆本发明。更者，此处描述中所指的零件在现在与未来产生等效替代时皆属本发明的范畴。 
本发明提供一种半导体功率组件封装，其具有一导线架式整合电感。本发明的具体实施例包含有一电感核心，其形成有一窗户，结合导线架引线的丨至导线架引线另一个的打线穿过该窗户，以形成一环绕该电感核心的电性线圈，藉此形成一整合电感的封闭磁性路径。在另一具体实施例中，第二导线架引线将第一导线架引线的结合至另一个，以形成整合电感的封闭磁性路径。最佳是电感核心是超环面(toroidal)的架构并且依据总封装厚度的需求，厚度将介于0.2mm～1mm之间。电感核心可以是利用磁铁或者纳米(nm)级结晶镍铁(NiFe)所形成，以供高频率的应用，而低频率的应用上则使用镍铁(NiFe)或者其它适合的磁性材料。小于100um的小间隙可被形成在电感核心内，以调整其磁性特性，然最终的结构依然是一封闭的磁性路径。 
依据本发明的图1所示为一导线架100的俯视图。导线架100包含有数个引线(lead)110a～110m、一大焊垫(pad)120以及数个相对的小焊垫130。引线110d～110f具有对应的引线末端140d～140f。引线110j-110m具有相对应的引线末端140j～140m。引线110a～110g的阴影区如同此处更进一步的描述 是在底侧使用被半蚀刻法并且一灌注材填充入这些区域，以固定导线架100为半导体功率组件封装的零件。 
请参阅图2A，一电感核心200如图所示更包含有一开放式表面205，其邻接配置一穿过芯片本体的偏移窗(offset window)210。虽然，电感核心200与偏移窗210图中所示是矩形结构，但这个描述并非排除其它形状。如同先前所强调的，电感核心200最佳状态是厚度介于0.2mm～1mm之间，其厚度是决定于整体封装厚度的需求。电感核心可以是磁铁或者纳米(nm)级结晶镍铁(NiFe)所形成，以供高频率的应用，而低频率的应用上则使用镍铁(NiFe)或者其它适合的磁性材料。 
请参阅图2B，一电感核心200B如图所示包含有一小横向间隙。如同先前所强调的，间隙可以被用来调整整合电感的磁性特性，而最终的结构将提供一封闭的磁性环。在本发明的所有具体实施例中，电感核心可以具有也可以不具有间隙。 
本发明的第一具体实施例是如图3所示并且包含有一半导体功率组件封装300，其具有一导线架式整合电感350。电感350包含有电感核心200、导线架100的数个引线与金属连接，例如打线320d、320e、320i、320j、320k与320m，如图所示是接合于数个引线之间。电感核心200是设置在导线架100的顶表面150上并且利用大焊垫120与小焊垫130支撑着。电感核心200是设置于导线架100的顶表面150上，利用这样的方式引线末端140d-140f与140j-140m是可穿过偏移窗210。 
打线320结合导线架100的相邻数个引线，以提供一环绕该电感核心200的一封闭磁性回路。打线320d结合引线110d的末端140d至邻近的引线110e，打线320d、引线110d与邻接引线110e形成一围绕电感核心200的环。打线320e结合引线110e的末端140e至邻近的引线110f，打线320e、引线110e与邻接引线110f形成一环绕电感核心200的环。打线320m结合引线110f的末端140f至邻近的引线110m，打线320m、引线110f以及邻近引线110m，以形成一环绕电感核心200的环。打线320k结合引线110m的末端140m至邻近的引线110k，打线320k、引线110m以及邻接引线110k，以形成一环绕电感核心200的环。打线320j结合引线110k的末端140k至邻接引线110j，打线320j、引线110k与邻接引线110j形成一环绕电感核心200的环。打线 320i结合导线110j的末端140j至邻接引线110i，打线320i、引线110j与邻接引线110i形成一环绕电感核心200的环。引线110d与110i包含有电感350的引线。 
当偏移窗210是小尺寸的时候，使用导线末端时将受到限制并且需要使用专门地接合工具，例如K&S接近中心接合瓶颈接合工具(K&S CloseCenter Bond bottleneck bonding tool)，其可以进入接触到偏移窗210，以将打线320依附至引线末端显露处。 
一功率IC是设置在电感核心200的开放表面250上。打线320h结合功率IC330至引线110i并且藉此至导线架式整合电感350。打线320a、320b与320c结合功率IC至各引线110a、110b、110c。打线320f与320g结合功率IC330至各引线110g与110h。 
最后，进行胶体灌注，以封围完成半导体功率组件封装300并且填入引线110a-110m的半蚀刻区域(图1)，以订出导线架100，因此引线不会由封装300分离。封围的外形是以虚线呈现。 
本发明的第二实施例系呈现在图4中，并且包含有一具有一导线架式整合电感450的半导体功率组件封装400。电感450包含有电感核心200、导线架100的数个引线以及金属连结线，例如打线320d、320e、320i、320j、320k与320m。一连接芯片500透过通孔510a-510f形成于连接芯片500上提供介于打线320d、320e、320i、320j、320k与320m以及引线末端间的电性连接(图5与图6)。电感核心200设置在导线架100的顶表面150上并且利用大焊垫120与小焊垫130加以支撑。电感核心200是设置于导线架100的顶表面150上，藉由这样的方式引线末端140d-140f与140j-140m能够穿过偏移窗210进入使用。 
连接芯片500是尺寸化的并且架构为可适合设置于偏移窗210内。连接芯片500是用以有助于实际案例中进行打线，在这些案例中电感核心200与偏移窗口210的尺寸是非常小并且甚至实际上该瓶颈接合工具无法使用。使用连接芯片500也可用以避免对专门接合工具的需求，例如瓶颈接合工具。通孔510a-510f是形成于连接芯片500上，因此它们覆盖导线架100的引线末端140d-140f与140j-140m，并藉由导电树脂或者焊锡于此提供电性连接。通孔510a-510f是各自利用铜金属印刷所形成。连接芯片500让打线能被引 导在或接近电感核心200顶表面205的平面上，因此可以使用一般的接合工具。 
打线320接合导线架100的数个邻接引线，以提供一环绕电感核心200的封闭磁性回路。打线320d接合引线110d的末端140d穿过通孔510a至邻接引线110e，打线320d与邻接引线110d与110e形成一环绕电感核心200的环。打线320e接合引线110e的末端140e穿过通孔510b至邻接引线110f，打线320e与邻接引线110e与110f形成一环绕电感核心200的环。打线320m接合引线110f的末端140f穿过通孔510c至邻接引线110m，打线320m与邻接引线110f与110m形成一环绕电感核心200的环。打线320k接合引线110m的末端140m穿过通孔510f至邻接引线110k，打线320k与邻接引线110m与110k形成一环绕电感核心200的环。打线320j接合引线110k的末端140k穿过通孔510e至邻接引线110j，打线320j与邻接引线110k与110j形成一环绕电感核心200的环。打线320i接合引线110j的末端140j穿过通孔510d至邻接引线110i，打线320i与邻接引线110j与110i形成一环绕电感核心200的环。引线110d与110i构成电感450的引线。 
反之，一单一侧凸块的连接芯片700(图7与图8)与连接芯片500在各方面相似，不同处在于此一凸块底部表面720被使用在接合通孔510a-510f至引线末端140d-140f。 
一功率IC330设置在电感核心200的开放表面205。打线320h连接功率IC 330至引线110i并藉此连接至导线架式整合电感450。打线320a、320b、与320c连接功率IC 330至各引线110a、110b与110c。打线320f及320g连接功率IC 330与各导线110g与110h。 
使用一封围来完成半导体功率组件封装400并且填充导线110a-110m的半蚀刻区域，以固定导线架100，因此引线不会与封装分离。封围结构是以虚线显示。 
本发明的第三具体实施例是在图16中显示，此图中包含有一具有一导线架式整合电感1650(图16)的半导体功率组件封装1600。半导体功率组件封装1600包含有一底部900(图9)与一顶端导线架1400(图14与图15)。底部900包含有一底部导线架100、电感核心200、一凸块连接的功率IC1000与一连接芯片1200。电感1650包含有电感核心200、导线架100的数个相邻 引线与一顶导线架1400的数个相邻引线。一双面凸块连接的连接芯片1200(图12与图13)利用形成于连接芯片1200上的通孔(通孔1210a-1210c显示在图13中)来提供电性连接。电感核心200设置在导线架100的顶表面150并且利用大焊垫120与小焊垫130支撑着。电感核心200是设置于导线架100的顶表面150，藉由这样的方式引线末端140d-140f与140j-140m能够进入穿过偏移窗210。 
顶端导线架1400包含有数个弯曲引线1410a-1410k(图14与图15)。引线1410a-1410k具有对应的末端1440a-1440k，而引线末端1440h具有两个部分。引线1410a-1410c与1410f-1410h是设置并且架构为连结一凸块连接的功率IC1000(图10与图11)至导线架100的各引线110a-110c与110g-110i。功率IC1000是设置在电感核心200的顶端表面205上。引线1140d-1140e与1440h-1440k是设置并且架构为连接该双面凸块连接的连接芯片1200至导线架100的各引线，而如同更进一步的描述，电感核心200形成电感1650。 
连接芯片1200是尺寸化架构为适合设置于偏移窗口210内。更者，连接芯片1200的厚度大致上与电感核心200的相同或者些微大于电感核心200的厚度。反之连接芯片1200的厚度可以相同于该凸块连接的功率IC1000与该电感核心200的总厚度。连接芯片的通孔更可印刷有铜金属。连接芯片的通孔是形成设置于连接芯片1200上，因此底面凸块形成于通孔上且覆盖导线架100的引线末端140d-140f与140j-140m，以于此电性连接。形成于通孔上的顶面凸块1220a-1220f是设置为对准于顶端导线架引线1410d-1414e与1410h-1410k的各引线末端1440d-1440e与1440h-1440k。 
请参阅图16，引线1410d连接引线110d至导线架100的邻接引线110e，引线1410d、邻接引线110d与110e形成一环绕电感核心200的环。引线1410e连接引线110e至导线架100的连接引线100f，引线1410e、邻接引线110e与110f形成一环绕电感核心200的环。引线110藉由引线1440k连接至邻接引线110m，引线1440k、邻接引线110f与110m形成一环绕电感核心200的环。引线110m利用引线1410j连接至邻接引线110k，引线1410j与邻接引线110m、110k形成一环绕该电感核心200的环。引线110k是藉由1410i连接至邻接引线110j，引线1410i与邻接引线110k、110j形成一环绕该电感核心200的环。引线110j藉由引线1410h的一第二部连接至邻接引线110i，引 线1410h的第二部与邻接引线110j、110i形成一环绕该电感核心200的环。引线110d与110i/1410h形成电感1650的引线。引线1410h的第一部是连接至功率IC1000，藉此连接功率IC1000至电感1650。引线1410a-1410c连接至功率IC1000的凸块1010a-1010c(图10与图11)。引线1410f-1410h连接至功率IC1000的凸块1010d-1010f。 
利用一封围来完成半导体功率组件封装1600并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不会由封装上脱离。封围的结构是利用虚线显示。 
本发明的第四种具体实施例是呈现在图17中，此实施例包含有一具有一导线架式整合电感1750的半导体功率组件封装1700。电感1750包含有一电感核心1800(图18)、导线架100的数个相邻引线与金属连接，例如打线1720e、1720f、1720i、1720j、1720k与1720m。电感核心1800是设置在导线架100的顶面150并且利用大焊垫120与小焊垫130支撑着。电感核心1800是设置于导线架100的顶表面150上，且利用这样的方式下，引线末端140d-140f与140j-140m是可以进入穿设一形成于该电感核心1800的窗1810。一功率IC1730也是可以进入穿设该窗1810。 
打线连接导线架100的邻接引线，以提供一环绕该电感核心1800的封闭磁性回路。打线1720e连接引线110d的末端140d至邻接引线110e，打线1720e与邻接引线110d、110e形成一围绕该电感核心1800的环。打线1720f连接引线110e的末端140e至邻接引线110f，打线1720f与邻接引线110e、110f形成一围绕该电感核心1800的环。打线1720m连接引线110f的末端140f至邻接引线110m，打线1720m与邻接引线110f、110m形成一围绕该电感核心1800的环。打线1720k连接引线110m的末端140m至邻接引线110k，打线1720k与邻接引线110m、110k形成一围绕该电感核心1800的环。打线1720j连接引线110k的末端140k至邻接引线110j，打线1720j与邻接引线110k、110j形成一围绕该电感核心1800的环。打线1720i连接引线110j的末端140j至邻接引线110i，打线1720i与邻接引线110j、110i形成一围绕该电感核心1800的环。引线110d与110i构成该电感1750的引线。 
功率IC1730是设置在导线架100的大焊垫120上。打线1720d连接功率IC1730至引线110d，藉此连接至导线架式整合电感1750。打线1720a、1720b 与1720c各连接功率IC1730至引线110a、110b、110c。打线1720g、1720h各连接功率IC1730至引线110g、110h。 
当窗1810的尺寸是小的时候，进入其内的接合点将是受到限制的，因此需要使用瓶颈接合工具，例如K&S接近中心接合瓶颈接合工具(K&S CloseCenter Bond bottleneck bonding tool)。 
利用一封围来完成半导体功率组件封装1700并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不会由封装上脱离。封围的结构是利用虚线显示。 
本发明的第五种具体实施例是呈现在图19中，此实施例包含有一半导体功率组件封装1900，其具有一导线架式整合电感1950。电感1950包含有一电感核心1800(图18)、导线架100的数个相邻引线与金属连接，例如打线1920e、1920f、1920i、1920j、1920k与1920m。连接芯片500藉由形成于连接芯片500上的通孔510a-510f(图5与图6)提供电性连接。电感核心1800是设置在导线架100的顶面150并且利用大焊垫120与小焊垫130支撑着。电感核心1800是设置于导线架100的顶表面150上，且利用这样的方式下，引线末端140d-140f与140j-140m是可以进入穿过该窗1810。一功率IC1930也是可以进入穿过该窗1810。 
连接芯片500是尺寸化架构为适合设置于偏移窗口1810内。通孔510a-510f是形成且设置于连接芯片500上，藉此利用导线树脂或者锡焊覆盖导线架100的引线末端140d-140f与140j-140m，以于此形成电性连接。功率IC1930是设置于位于该窗1810内的邻接芯片500。 
打线连接导线架100的邻接引线，以提供一环绕该电感核心1800的封闭磁性回路。打线1920e连接引线110d的末端140d穿过通孔510a至邻接引线110e，打线1920e与邻接引线110d、110e形成一围绕该电感核心1800的环。打线1920f连接引线110e的末端140e穿过通孔510b至邻接引线110f，打线1920f与邻接引线110e、110f形成一围绕该电感核心1800的环。打线1920m连接引线110f的末端140f穿过通孔510c至邻接引线110m，打线1920m与邻接引线110f、110m形成一围绕该电感核心1800的环。打线1920k连接引线110m的末端140m穿过通孔510f至邻接引线110k，打线1920k与邻接引线110m、110k形成一围绕该电感核心1800的环。打线1920j连接引线110k 的末端140k穿过通孔510e至邻接引线110j，打线1920j与邻接引线110k、110j形成一围绕该电感核心1800的环。打线1920i连接引线110j的末端140j穿过通孔510d至邻接引线110j，打线1920i与邻接引线110j、110i形成一围绕该电感核心1800的环。引线110d与110i构成该电感1950的引线。 
功率IC1930是设置在导线架100的大焊垫120上。打线1920d连接功率IC1930至引线110d，藉此连接至导线架式整合电感1950。打线1920a、1920b与1920c各连接功率IC1930至引线110a、110b、110c。打线1920g与1920h各连接功率IC1930至引线110g、110h。 
由于利用连接芯片500，将不用在使用如K&S接近中心接合瓶颈接合工具(K&S Close Center Bond bottleneck bonding tool)的专门接合工具，使用一般的接合工具即可。 
利用一封围来完成半导体功率组件封装1900并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不会由封装上脱离。封围的结构是利用虚线显示。 
本发明的第六具体实施例是在图23中显示并且包含有一具有一导线架式整合电感2350的半导体功率组件封装2300。半导体功率组件封装2300包含有一底部2000(图20)与一顶端导线架2100(图21与图22)。底部2000包含有一底部导线架100、电感核心1800、一功率IC2050与一连接芯片1200。电感2350包含有电感核心1800、导线架100的数个相邻引线与一顶导线架2100的数个邻接引线。一双面凸块连接的连接芯片1200(图12与图13)利用形成于连接芯片1200上的通孔(通孔1210a-1210c显示在图13中)来提供电性连接。电感核心1800设置在导线架100的顶表面150并且利用大焊垫120与小焊垫130支撑着。电感核心1800是设置于导线架100的顶表面150，藉由这样的方式，引线末端140d-140f与140j-140m能够进入穿过偏移窗1810。 
顶端导线架2100包含有数个弯曲引线2110a-2110m。引线2110a-2110m具有对应的末端2140a-2140m。引线2110a-2110d与2110g-2110i是设置并且架构为连结该凸块连接的功率IC2050(图10与图11)至导线架100的各引线110a-110d与110g-110h。功率IC2050是设置于该窗810内，且邻接该连接芯片1200。引线2140e-2140f与2140i-2140m是设置并且架构为连接该双 面凸块连接的连接芯片1200至电感核心的导线架100的各引线，以形成电感2350，如同更进一步的描述。 
连接芯片1200是尺寸化架构为适合设置于偏移窗口1810内，更者，连接芯片1200的厚度大致上与电感核心1800相同或者些微大于电感核心1800的厚度。连接芯片通孔是形成设置于连接芯片1200上，因此底面凸块形成于通孔上且覆盖导线架100的引线末端140d-140f与140j-140m，以于此电性连接。形成于通孔上的顶面凸块1220a-1220f是设置为各对准于顶端导线架引线2110e-2110f与2110i-2110m的引线末端2140e-2140f与2140i-2140m。 
请参阅图23，引线2110e连接引线110d至导线架100的邻接引线110e，引线2110e、邻接引线110d与110e形成一环绕电感核心1800的环。引线2110f连接引线110e至导线架100的连接引线100f，引线2110f、邻接引线110e与110f形成一环绕电感核心1800的环。引线110f藉由引线2140m连接至邻接引线110m，引线2140m、邻接引线110f与110m形成一环绕电感核心1800的环。引线110m利用引线2110k连接至邻接引线110k，引线2110k与邻接引线110m、110k形成一环绕该电感核心1800的环。引线110k是藉由2110j连接至邻接引线110j，引线2110j与邻接引线110k、110j形成一环绕该电感核心1800的环。引线110j藉由引线2110i连接至邻接引线110i，引线2110i与邻接引线110j、110i形成一环绕该电感核心1800的环。引线2110d连接至功率IC2050，藉此连接功率IC2050至电感2350。引线2110d也是电感2350的一部份，因此它是环绕该电感核心1800的一环的一部份。引线2110a-2110c与2110g-2110h连接至功率IC2050上的凸块。 
利用一封围来完成半导体功率组件封装2300并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不易由封装上脱离。封围的结构是利用虚线显示。 
本发明的第七种具体实施例是呈现在图24中，此实施例包含有一半导体功率组件封装2400，其具有一导线架式整合电感2450。电感2450包含有一电感核心2600(图26)、导线架100的数个相邻引线与金属连接，例如打线2420d、2420e、2420i、2420j、2420k与2420m。电感核心2600是设置在导线架100的顶面150并且利用大焊垫120与小焊垫130支撑着。电感核心2600是设置于导线架100的顶表面150上，且利用这样的方式下，引线末端 140d-140f与140j-140m是进入穿设一设置于该电感核心2600中心位置的窗2610。一功率IC2500(图25)是设置于该大焊垫120上邻接该电感核心2600。 
打线连接导线架100的邻接引线，以提供一环绕该电感核心2600的封闭磁性回路。打线2420d连接引线110d的末端140d至邻接引线110e，打线2410d与邻接引线110d、110e形成一围绕该电感核心2600的环。打线2420e连接引线110e的末端140e至邻接引线110f，打线2420e与邻接引线110e、110f形成一围绕该电感核心2600的环。打线2420m连接引线110f的末端140f至邻接引线110m，打线2420m与邻接引线110f、110m形成一围绕该电感核心2600的环。打线2420k连接引线110m的末端140m至邻接引线110k，打线2420k与邻接引线110m、110k形成一围绕该电感核心2600的环。打线2420j连接引线110k的末端140k至邻接引线110j，打线2420j与邻接引线110k、110j形成一围绕该电感核心2600的环。打线2420i连接引线110j的末端140j至邻接引线110i，打线2420i与邻接引线110j、110i形成一围绕该电感核心2600的环。引线110d与110i构成该电感2450的引线。 
当窗1810的尺寸是小的时候，进入其内的接合点将是受到限制的，因此需要使用瓶颈接合工具，例如K&S接近中心接合瓶颈接合工具(K&S CloseCenter Bond bottleneck bonding tool)。 
功率IC2500是设置在导线架100的大焊垫130上。打线2420h连接功率IC2500至引线110i，藉此连接至导线架式整合电感2450。打线2420a、2420b与2420c各连接功率IC2500至引线110a、110b、110c。打线2420f与2420g各连接功率IC2500至引线110g、110h。 
利用一封围来完成半导体功率组件封装2400并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不易由封装上脱离。封围的结构是利用虚线显示。 
本发明的第八具体实施例是在图27中显示并且包含有一半导体功率组件封装2700，其具有一导线架式整合电感2750。电感2750包含有电感核心2600、导线架100的数个相邻引线与金属连接，例如打线2720d、2720e、2720i、2720j、2720k与2720m。一连接芯片500利用形成于连接芯片500上的通孔510a-510f来提供电性连接。电感核心2600设置在导线架100的顶表面150并且利用大焊垫120与小焊垫130支撑着。电感核心2600是设置于导线架 100的顶表面150，藉由这样的方式引线末端140d-140f与140j-140m能够进入穿过设置于电感核心2600中央的窗2610。功率IC是设置于大焊垫120上。 
连接芯片500是尺寸化架构为适合设置于窗2610内。更者通孔510a-510g是采铜金属印刷，以有助于在此范例中进行打线，此范例中电感核心2600与偏移窗2610的尺寸是非常小并且该瓶颈接合工具实际上是无法使用的。通孔510a-510f是形成且设置于连接芯片500上，藉此利用导线树脂或者锡焊覆盖导线架100的引线末端140d-140f与140j-140m，以于此形成电性连接。 
打线连接导线架100的邻接引线，以提供一环绕该电感核心2600的封闭磁性回路。打线2720d连接引线110d的末端140d穿过通孔510a至邻接引线110e，打线2720d与邻接引线110d、110e形成一围绕该电感核心1600的环。打线2720e连接引线110e的末端140e穿过通孔510b至邻接引线110f，打线2720e与邻接引线110e、110f形成一围绕该电感核心2600的环。打线2720m连接引线110f的末端140f穿过通孔510c至邻接引线110m，打线2720m与邻接引线110f、110m形成一围绕该电感核心2600的环。打线2720k连接引线110m的末端140m穿过通孔510f至邻接引线110k，打线2720k与邻接引线110m、110k形成一围绕该电感核心1600的环。打线2720j连接引线110k的末端140k穿过通孔510e至邻接引线110j，打线2720j与邻接引线110k、110j形成一围绕该电感核心2600的环。打线2720i连接引线110j的末端140j穿过通孔510d至邻接引线110j，打线2720i与邻接引线110j、110i形成一围绕该电感核心2600的环。引线110d与110i构成该电感1950的引线。 
功率IC2500是设置在导线架100的大焊垫120上。打线2720h连接功率IC2500至引线110i，藉此连接至导线架式整合电感2750。打线2720a、2720b与2720c各连接功率IC2500至引线110a、110b、110c。打线2420f与2420g各连接功率IC2500至引线110g、110h。 
利用一封围来完成半导体功率组件封装2700并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不易由封装上脱离。封围的结构是利用虚线显示。 
本发明的第九具体实施例是在图33中显示，并且包含有一半导体功率组件封装3300，其具有一导线架式整合式电感3350。半导体功率组件封装3300包含有一底部2800(图28)与一顶端导线架3100(图31)。底部2800包含 有一底部导线架100、一电感核心2600、一连接芯片1200与一功率IC2900。电感3350包含有电感核心2600、导线架100的数个相邻引线与一顶导线架3100的数个邻接引线。一双面凸块连接的连接芯片1200利用形成于连接芯片1200上的通孔(通孔1210a-1210c显示在第13图中)来提供电性连接。电感核心2600设置在导线架100的顶表面150并且利用大焊垫120与小焊垫130支撑着。电感核心2600是设置于导线架100的顶表面150，藉由这样的方式，引线末端140d-140f与140j-140m能够进入穿过偏移窗2610。 
顶端导线架3100包含有数个弯曲引线3110a-3110k。引线3110a-3110k具有对应的末端3140a-3140k，引线末端3140h具有两个部分。引线3110a-3110c与3110f-3110h是设置并且架构为连结一凸块连接的功率IC2900(图29)至导线架100的各引线110a-110c与110g-110i。功率IC2900是设置在导线架100的大焊垫120上并邻接该电感核心2600。引线3140d-3140e与3140h-3140k是设置并且架构为连接该双面凸块连接的连接芯片1200至导线架100的各引线，而如同更进一步的描述，电感核心2600形成电感3350。 
连接芯片1200是尺寸化架构为适合设置于偏移窗口2610内，更者，连接芯片1200的厚度大致上与电感核心2600相同或者些微大于电感核心2600的厚度。更者，连接芯片通孔是采铜金属印刷，以形成具有小电阻的电性连接。连接芯片通孔是形成设置于连接芯片1200上，因此底面凸块形成于通孔上且覆盖导线架100的引线末端140d-140f与140j-140m，以于此电性连接。形成于通孔上的顶面凸块1220a-1220f是设置为各对准于顶端导线架引线3110d-3114e与3110h-3110k的引线末端3140d-3140e与3140h-3140k。 
请参阅图33，引线3110e连接引线110d至导线架100的邻接引线110e，引线3110e、邻接引线110d与110e形成一环绕电感核心2600的环。引线3110e连接引线110e至导线架100的连接引线100f，引线3110e、邻接引线110e与110f形成一环绕电感核心2600的环。引线110f藉由引线3140k连接至邻接引线110m，引线3140k、邻接引线110f与110m形成一环绕电感核心2600的环。引线110m利用引线3110j连接至邻接引线110k，引线3110j与邻接引线110m、110k形成一环绕该电感核心2600的环。引线110k是藉由3110i连接至邻接引线110j，引线3110i与邻接引线110k、110j形成一环绕该电感核心2600的环。引线110j藉由引线3110h的第二部分连接至邻接引线110i， 引线3110h的第二部分与邻接引线110j、110i形成一环绕该电感核心2600的环。引线110d与110i构成电感3350的引线。引线3110h的第一部份连接至该功率IC2900，以藉此连接功率IC2900至电感3350。引线3110a-3110c连接至功率IC2900上的凸块2910f、2910e与2910d。引线3110f-3110h(第一部分)连接至功率IC2900上的凸块2910a、2910b与2910c。 
利用一封围(图中未示)来完成半导体功率组件封装3300并且填入引线110a-110m的半蚀刻区域，以固定导线架100，因此引线不易由封装上脱离。封围的结构是利用虚线显示。 
本发明的第十种具体实施例是呈现在图34A中，此实施例包含有一半导体功率组件封装3400A，其具有一导线架式整合电感3450。电感3450包含有一电感核心3460、一导线架3470的数个相邻引线与金属连接，例如打线3440a-3440g。电感核心3460是设置在导线架3470的顶面3475上。电感核心3460是设置于导线架3470的顶表面3475上，且利用这样的方式下，引线末端3440d-3440e与3440i-3440o是进入穿设一设置于该电感核心3460内的窗3465。 
打线连接导线架3470的邻接引线，以提供一环绕该电感核心3460的封闭磁性回路。打线3440a连接引线3410d至邻接引线3410e，打线3440a与邻接引线3410d、3410e形成一围绕该电感核心3460的环。打线3440b连接引线3410e至邻接引线3410o，打线3440b与邻接引线3410e、3410o形成一围绕该电感核心3460的环。打线3440c连接引线3410o至邻接引线3410n，打线3440c与邻接引线3410o、3410n形成一围绕该电感核心3460的环。打线3440d连接引线3410n至引线3410m。打线3440e连接引线3410m至邻接引线3410k，打线3440e与邻接引线3410m、3410k形成一围绕该电感核心3460的环。打线3440f连接引线3410k至邻接引线3410j，打线3440f与邻接引线3410k、3410j形成一围绕该电感核心3460的环。打线3440g连接引线3410j至邻接引线3410i，打线3440g与邻接引线3410j、3410i形成一围绕该电感核心3460的环。打线3440h连接引线3410i至一设置于该导线架3470的焊垫3477上的功率IC3480。引线3410d与3410i构成该电感3450的引线。半导体功率组件封装3400A包含有12L 4×3DFN-0.65mm节距(pitch)组件。外部边界与电感核心3460的内部窗是利用细点长点虚线(dash-dot-dash)线 条表示出。 
利用一封围来完成半导体功率组件封装3400A并且固定导线架3470，因此引线不易由封装上脱离。封围的结构是利用虚线显示。 
本发明的半导体功率组件封装3400A的另一种具体实施例是显示在图34B并且设定为3400B。组件封装3400B大致上与封装3400A相同，除了组件封装3400B包含有引线3410d，其分成两个引线3410d-1与3410d-2。在这个具体实施例中，引线3410d-1可以作为外部引线。 
依照本发明，电感核心可以由磁性材料基底来架构形成。基底是具有一设定厚度。接着，窗是利用镭射或者其它蚀刻方式切割形成。基底随后嵌设至一切成小块状的胶带上并且切割成小块的个别电感核心。 
具有导线架式整合电感的半导体功率组件封装一般架构为藉由提供一导线架来提供该电感核心依附。功率IC随后依附至电感核心、一邻接该电感核心的位置或者该电感核心的窗内。假如使用一连接芯片，连接芯片是设置在于自该窗内显露出的引线末端。由导线架引线间的连接关系所形成的电感是由包含有打线的金属连接(wire bonding)或者一顶端导线架所提供。在最后步骤，使用模制来封围组件封装。 
依据本发明的具有导线架式整合电感的半导体功率组件封装藉由删除相同组件的成本与分设电感的成本来达到降低成本。本发明的半导体功率组件更提供功率转换器或者升压器组件封装一种简单的解决方式，来减少基板空间的总使用量。 
唯以上所述者，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围。故即凡依本发明申请范围所述的特征及精神所为的均等变化或修饰，均应包括于本发明的所附的权利要求申请专利范围内。 

Claims (30)

1.一种具有导线架式整合电感的半导体功率组件封装，其包含有：
一导线架，其具有数个引线；
一电感核心，其设置在该导线架上，因此数个引线末端是透过一位于该电感核心内的窗显露出来；
数个金属连接，该数个金属连接的一部分结合该由该窗显露出的数个引线末端的一部分至该电感核心的邻接引线，以形成该电感；以及
一功率集成电路，其连接至该电感。
2.如权利要求1所述的半导体功率组件封装，其特征在于，其中该功率集成电路是设置在该电感核心上且邻接该窗。
3.如权利要求1所述的半导体功率组件封装，其特征在于，其中该电感核心的厚度是介于0.2mm到1mm间。
4.如权利要求1所述的半导体功率组件封装，其特征在于，其中该电感核心包含有一间隙。
5.如权利要求1所述的半导体功率组件封装，其特征在于，其中该电感核心包含有磁铁。
6.如权利要求1所述的半导体功率组件封装，其特征在于，其中该电感核心包含有纳米级结晶镍铁。
7.如权利要求1所述的半导体功率组件封装，其特征在于，其中该电感核心包含有镍铁。
8.如权利要求1所述的半导体功率组件封装，其特征在于，还包含有一连接芯片，其是设置于该窗内，该连接芯片提供介于该数个金属连接的一部分 与该由该窗显露出的数个引线末端的一部分间电性连接。
9.如权利要求8所述的半导体功率组件封装，其特征在于，其中该连接芯片包含有数个通孔，该数个通孔的一部分是作为介于该数个金属连接的一部分与该由该窗显露出的数个引线末端一部分间的电性连接。
10.如权利要求8所述的半导体功率组件封装，其特征在于，其中该连接芯片的底面设置凸块。
11.如权利要求1所述的半导体功率组件封装，其特征在于，还包含有一连接芯片，其是设置于该窗内，覆盖该数个透过该窗显露出的引线末端，该连接芯片提供介于该数个金属连接的一部分与该由该窗显露出的数个引线末端的一部分间电性连接。
12.如权利要求1所述的半导体功率组件封装，其特征在于，其中该功率集成电路是设置于该窗内，且邻接该数个自该窗显露出的引线末端。
13.如权利要求12所述的半导体功率组件封装，其特征在于，还包含有一连接芯片，其是设置于该窗内，覆盖该数个引线末端，该连接芯片提供介于该数个金属连接的一部分与该由该窗显露出的数个引线末端的一部分间的电性连接。
14.如权利要求1所述的半导体功率组件封装，其特征在于，还包含有一连接芯片，其是设置于该窗内，覆盖该数个引线末端，该连接芯片提供介于该数个金属连接的一部分与该由该窗显露出的数个引线末端的一部分间的电性连接，其中该功率集成电路是设置于该窗内。
15.如权利要求1所述的半导体功率组件封装，其特征在于，其中该功率集成电路是设置于邻接该电感核心。 
16.如权利要求15所述的半导体功率组件封装，其特征在于，还包含有一连接芯片，其是设置于该窗内，该连接芯片提供介于该数个金属连接的一部分与该由该窗显露出的数个引线末端一部分间的电性连接。
17.一种具有导线架式整合电感的半导体功率组件封装，其包含有：
一底面导线架，其具有数个引线；
一电感核心，其设置在该底面导线架上，因此数个底面导线架引线末端是透过一位于该电感核心内的窗显露出来；
一连接芯片，其是利用凸块连接该连接芯片的顶面和底面，因此位于该连接芯片顶面的每一凸块是电性连接至一位于连接芯片底面的对应凸块，该连接芯片设置于该窗内，因此该底侧凸块覆盖该底面导线架的数个引线末端，其是透过该窗显露出并且电性连接；
一顶面导线架，其具有数个弯曲引线，该数个顶面导线架引线的第一部分连接至该连接芯片顶面侧的该凸块并且连接自该窗显露出的数个底面导线架引线末端的每一个至该电感核心的邻接底面导线架引线末端，以形成该电感；以及
一功率集成电路，其连接至该电感。
18.如权利要求17所述的半导体功率组件封装，其特征在于，其中该功率集成电路是设置在该电感核心上且邻接该窗。
19.如权利要求17所述的半导体功率组件封装，其特征在于，其中该功率集成电路是设置于该窗内且邻接该数个底面导线架引线末端，其是自该窗显露出。
20.如权利要求17所述的半导体功率组件封装，其特征在于，其中该功率集成电路是设置于邻接该电感核心。
21.如权利要求17所述的半导体功率组件封装，其特征在于，其中该集成电路的上表面设置凸块，并且顶面导线架的数个引线的第二部分结合该集成 电路至该电感与底面导线架的数个对应引线。
22.如权利要求17所述的半导体功率组件封装，其特征在于，其中该电感核心的厚度是介于0.2mm到1mm间。
23.如权利要求17所述的半导体功率组件封装，其特征在于，其中该电感核心包含有一间隙。
24.如权利要求17所述的半导体功率组件封装，其特征在于，其中该电感核心包含有纳米级结晶镍铁。
25.如权利要求17所述的半导体功率组件封装，其特征在于，其中该电感核心包含有磁铁。
26.如权利要求17所述的半导体功率组件封装，其特征在于，其中该电感核心包含有镍铁。
27.如权利要求17所述的半导体功率组件封装，其特征在于，其中该连接芯片包含有数个通孔。
28.一种形成具有导线架式整合电感的半导体功率组件封装的方法，其包含有下列步骤：
提供一底导线架，其具有数个引线；
将一电感核心设置在该底导线架上，因此底导线架的数个引线末端是透过一形成于该电感核心上的窗显露出来；
连接每一自该窗显露出的该数个引线末端至邻接引线，此时该电感核心藉由数个金属连接的方式形成该电感；以及
连接一功率集成电路至该电感。
29.如权利要求28所述的具有导线架式整合电感的半导体功率组件封装的方 法，其特征在于，其中该连接每一自该窗显露出的该数个引线末端至邻接引线，此时该电感核心藉由数个金属连接的方式形成该电感的步骤还包含有一步骤，在所述窗内设置连接芯片，该连接芯片的顶面和底面上设置凸块，因此底面凸块覆盖自该窗显露出的数个底导线架引线末端并且电性连接，其中该连接芯片的每一顶面凸块是电性连接至该连接芯片的一对应的底面凸块。
30.如权利要求29所述的具有导线架式整合电感的半导体功率组件封装的方法，其特征在于，其中该连接该数个引线末端至邻接引线，此时该电感核心藉由数个金属连接的方式形成该电感的步骤还包含有一步骤，其是提供一具有数个引线的顶导线架，该顶导线架的数个引线的第一部分连接至连接芯片的顶侧凸块与连接自该窗显露出的底导线架的数个引线末端的每一个至该电感核心的邻接底导线架引线末端。 
CN2008801165112A 2007-11-23 2008-11-21 导线架式整合电感的半导体功率组件的封装及方法 Active CN101861648B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/986,673 US7884452B2 (en) 2007-11-23 2007-11-23 Semiconductor power device package having a lead frame-based integrated inductor
US11/986,673 2007-11-23
PCT/US2008/013043 WO2009067265A1 (en) 2007-11-23 2008-11-21 Semiconductor power device package having a lead frame-based integrated inductor

Publications (2)

Publication Number Publication Date
CN101861648A CN101861648A (zh) 2010-10-13
CN101861648B true CN101861648B (zh) 2012-08-29

Family

ID=40667809

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801165112A Active CN101861648B (zh) 2007-11-23 2008-11-21 导线架式整合电感的半导体功率组件的封装及方法

Country Status (4)

Country Link
US (1) US7884452B2 (zh)
CN (1) CN101861648B (zh)
TW (1) TWI397982B (zh)
WO (1) WO2009067265A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8824165B2 (en) * 2008-02-18 2014-09-02 Cyntec Co. Ltd Electronic package structure
US7969002B2 (en) * 2008-10-29 2011-06-28 Maxim Integrated Products, Inc. Integrated circuit packages incorporating an inductor and methods
US20100314728A1 (en) * 2009-06-16 2010-12-16 Tung Lok Li Ic package having an inductor etched into a leadframe thereof
US10111333B2 (en) 2010-03-16 2018-10-23 Intersil Americas Inc. Molded power-supply module with bridge inductor over other components
US8325002B2 (en) 2010-05-27 2012-12-04 Advanced Semiconductor Engineering, Inc. Power inductor structure
US9723766B2 (en) 2010-09-10 2017-08-01 Intersil Americas LLC Power supply module with electromagnetic-interference (EMI) shielding, cooling, or both shielding and cooling, along two or more sides
US9793802B2 (en) 2011-05-18 2017-10-17 Robert Bosch Gmbh MEMS capacitive sensor biasing circuit including an integrated inductor
US9001524B1 (en) * 2011-08-01 2015-04-07 Maxim Integrated Products, Inc. Switch-mode power conversion IC package with wrap-around magnetic structure
US9936579B2 (en) 2013-02-01 2018-04-03 Apple Inc. Low profile packaging and assembly of a power conversion system in modular form
US9385070B2 (en) * 2013-06-28 2016-07-05 Delta Electronics, Inc. Semiconductor component having a lateral semiconductor device and a vertical semiconductor device
US9613843B2 (en) 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US9704639B2 (en) * 2014-11-07 2017-07-11 Solantro Semiconductor Corp. Non-planar inductive electrical elements in semiconductor package lead frame
US9831159B2 (en) * 2015-06-09 2017-11-28 Infineon Technologies Americas Corp. Semiconductor package with embedded output inductor
US9576718B2 (en) * 2015-06-22 2017-02-21 Qualcomm Incorporated Inductor structure in a semiconductor device
US20190326205A1 (en) * 2018-04-20 2019-10-24 Pixart Imaging Inc. Chip package
US11527489B2 (en) * 2018-06-29 2022-12-13 Intel Corporation Apparatus and system with package stiffening magnetic inductor core and methods of making the same
US11367557B2 (en) 2019-12-16 2022-06-21 International Business Machines Corporation Semiconductor chip having one or more on-chip metal winding and enclosed by top and bottom chip-external ferromagnetic cores
US20240038439A1 (en) * 2022-07-28 2024-02-01 Qualcomm Incorporated Inductor packages employing wire bonds over a lead frame to form integrated inductor(s), and related integrated circuit (ic) packages and fabrication methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428245A (en) * 1994-05-06 1995-06-27 National Semiconductor Corporation Lead frame including an inductor or other such magnetic component
US6998952B2 (en) * 2003-12-05 2006-02-14 Freescale Semiconductor, Inc. Inductive device including bond wires

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614554A (en) 1968-10-24 1971-10-19 Texas Instruments Inc Miniaturized thin film inductors for use in integrated circuits
US3858138A (en) 1973-03-05 1974-12-31 Rca Corp Tuneable thin film inductor
US4103267A (en) 1977-06-13 1978-07-25 Burr-Brown Research Corporation Hybrid transformer device
JPS59189212U (ja) 1983-05-18 1984-12-15 株式会社村田製作所 チツプ型インダクタ
JPH02172207A (ja) 1988-12-23 1990-07-03 Murata Mfg Co Ltd 積層型インダクター
US5070317A (en) 1989-01-17 1991-12-03 Bhagat Jayant K Miniature inductor for integrated circuits and devices
US5041903A (en) 1990-06-11 1991-08-20 National Semiconductor Corp. Vertical semiconductor interconnection method and structure
US5469334A (en) 1991-09-09 1995-11-21 Power Integrations, Inc. Plastic quad-packaged switched-mode integrated circuit with integrated transformer windings and mouldings for transformer core pieces
JP2943579B2 (ja) 1992-10-20 1999-08-30 三菱電機株式会社 磁気構造体並びにこれを用いた磁気ヘッドおよび磁気記録ヘッド
US5430613A (en) 1993-06-01 1995-07-04 Eaton Corporation Current transformer using a laminated toroidal core structure and a lead frame
JP3097569B2 (ja) 1996-09-17 2000-10-10 株式会社村田製作所 積層チップインダクタの製造方法
JP4030028B2 (ja) 1996-12-26 2008-01-09 シチズン電子株式会社 Ｓｍｄ型回路装置及びその製造方法
US5886393A (en) 1997-11-07 1999-03-23 National Semiconductor Corporation Bonding wire inductor for use in an integrated circuit package and method
FR2793943B1 (fr) 1999-05-18 2001-07-13 Memscap Micro-composants du type micro-inductance ou micro- transformateur, et procede de fabrication de tels micro- composants
US20030070282A1 (en) 2000-04-27 2003-04-17 Bh Electronics, Inc. Ultra-miniature magnetic device
US20020097128A1 (en) 2001-01-22 2002-07-25 Semiconductor Components Industries, Llc Electronic component and method of manufacturing
JP2002246231A (ja) 2001-02-14 2002-08-30 Murata Mfg Co Ltd 積層型インダクタ
US7196514B2 (en) 2002-01-15 2007-03-27 National University Of Singapore Multi-conductive ferromagnetic core, variable permeability field sensor and method
US6621140B1 (en) 2002-02-25 2003-09-16 Rf Micro Devices, Inc. Leadframe inductors
JP4229642B2 (ja) 2002-06-18 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体集積回路用インダクタ及びその製造方法
TW567566B (en) 2002-10-25 2003-12-21 Siliconware Precision Industries Co Ltd Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same
JP2004274004A (ja) * 2003-01-16 2004-09-30 Fuji Electric Device Technology Co Ltd 超小型電力変換装置
US7129577B2 (en) 2003-02-27 2006-10-31 Power-One, Inc. Power supply packaging system
US7005955B2 (en) 2003-04-23 2006-02-28 Hewlett-Packard Development Company, L.P. Inductor or transformer having a ferromagnetic core that is formed on a printed circuit board
JP4059498B2 (ja) 2003-10-24 2008-03-12 ローム株式会社 半導体装置
US7229908B1 (en) 2004-06-04 2007-06-12 National Semiconductor Corporation System and method for manufacturing an out of plane integrated circuit inductor
JP4609152B2 (ja) 2005-03-30 2011-01-12 富士電機システムズ株式会社 超小型電力変換装置
JP4825465B2 (ja) 2005-07-26 2011-11-30 スミダコーポレーション株式会社 磁気素子
US7674719B2 (en) 2005-08-01 2010-03-09 Panasonic Corporation Via hole machining for microwave monolithic integrated circuits
US7622796B2 (en) 2005-09-13 2009-11-24 Alpha And Omega Semiconductor Limited Semiconductor package having a bridged plate interconnection
US20080061918A1 (en) 2006-09-08 2008-03-13 Paul Greiff Inductive Component Fabrication Process
FR2907590B1 (fr) 2006-10-23 2009-01-23 Commissariat Energie Atomique Bobinage solenoide annulaire, bobinage comportant plusieurs branches de bobinage et micro-inductance comportant l'un des bobinages
EP2084723A1 (en) 2006-11-14 2009-08-05 Nxp B.V. Manufacturing of an electronic circuit having an inductance
US8058960B2 (en) 2007-03-27 2011-11-15 Alpha And Omega Semiconductor Incorporated Chip scale power converter package having an inductor substrate
US7786837B2 (en) 2007-06-12 2010-08-31 Alpha And Omega Semiconductor Incorporated Semiconductor power device having a stacked discrete inductor structure
US20090057822A1 (en) * 2007-09-05 2009-03-05 Yenting Wen Semiconductor component and method of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428245A (en) * 1994-05-06 1995-06-27 National Semiconductor Corporation Lead frame including an inductor or other such magnetic component
US6998952B2 (en) * 2003-12-05 2006-02-14 Freescale Semiconductor, Inc. Inductive device including bond wires

Also Published As

Publication number Publication date
TW200924144A (en) 2009-06-01
US20090134503A1 (en) 2009-05-28
WO2009067265A1 (en) 2009-05-28
CN101861648A (zh) 2010-10-13
TWI397982B (zh) 2013-06-01
US7884452B2 (en) 2011-02-08

Similar Documents

Publication Publication Date Title
CN101861648B (zh) 导线架式整合电感的半导体功率组件的封装及方法
US9136050B2 (en) Magnetic device and method of manufacturing the same
US8217748B2 (en) Compact inductive power electronics package
US8664745B2 (en) Integrated inductor
CN101971332B (zh) 包括嵌入倒装芯片的半导体管芯封装
US20090160595A1 (en) Compact Power Semiconductor Package and Method with Stacked Inductor and Integrated Circuit Die
US20090321952A1 (en) Wire on wire stitch bonding in a semiconductor device
TW200849543A (en) Semiconductor power device having a stacked discrete inductor structure
JPWO2004055841A1 (ja) 多連チョークコイルおよびそれを用いた電子機器
TWI734091B (zh) 可支撐式封裝裝置和封裝組件
CN102148089A (zh) 用于集成电感器的系统和方法
KR20090074793A (ko) Ｑｆｎ 패키지를 위한 방법 및 장치
JP2010267728A (ja) 半導体パッケージ、リードフレーム、及び半導体パッケージの製造方法
JP2002501678A (ja) インダクタンス素子
CN101483381B (zh) 组装结构
TWI608585B (zh) 半導體封裝件及其製造方法
TW200832670A (en) Electronic device with inductor and integrated componentry
US20160113141A1 (en) Inductor
CN102197445A (zh) 结合电感器的集成电路封装及其方法
JP2007081146A (ja) インダクタ付半導体装置
TWI386119B (zh) 緊湊型電感功率電子器件封裝
CN1959875B (zh) 双焊点陶瓷封装高频电感器及其制作方法
CN211529748U (zh) 电感器，以及封装模块
CN116798964A (zh) 封装结构及其制备方法
JP4514497B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American California

Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Address before: American California

Patentee before: Alpha and Omega Semiconductor Inc.

CP02 Change in the address of a patent holder

Address after: Bermuda Bermuda Hamilton Church 2 Cola Lunden House Street

Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Address before: American California

Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

TR01 Transfer of patent right

Effective date of registration: 20160906

Address after: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407

Patentee after: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Address before: American California

Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Semiconductor power device package having a lead frame-based integrated inductor

Effective date of registration: 20191210

Granted publication date: 20120829

Pledgee: Chongqing Branch of China Development Bank

Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Registration number: Y2019500000007

PC01 Cancellation of the registration of the contract for pledge of patent right
PC01 Cancellation of the registration of the contract for pledge of patent right

Granted publication date: 20120829

Pledgee: Chongqing Branch of China Development Bank

Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Registration number: Y2019500000007