CN101853807A - 用于导线间电介质材料除去的方法 - Google Patents

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Abstract

一种用于除去金属接触间的碳掺杂氧化硅的方法。通过除去碳掺杂物将该碳掺杂氧化硅层转化为氧化硅层。相对于该碳掺杂氧化硅和该金属接触选择性地湿法蚀刻转化的氧化硅层,其在金属接触间形成缺口。

Description

用于导线间电介质材料除去的方法
技术领域
本发明涉及形成半导体器件。更准确地说,本发明涉及除去导线间的电介质材料。
背景技术
在半导体晶片处理过程中,有时候期望从金属线之间除去电介质材料。该电介质材料可能是碳掺杂氧化硅,比如有机硅酸盐玻璃(OSG)、来自Applied Materials的Black Diamond、来自ASMInternational N.V.的Aurora和来自Novellus Systems的Coral。碳的掺杂降低了电容或介电常数(k)。可以使用更低电容的电介质代替除去的碳掺杂氧化硅,以进一步减少电容。
发明内容
为了实现前述以及相应于本发明的目的,在一个实施方式中,提供一种用于除去金属接触间的碳掺杂氧化硅的方法。通过除去碳掺杂物将该碳掺杂氧化硅层转化为氧化硅层。相对于该碳掺杂氧化硅和该金属接触选择性地湿法蚀刻转化的氧化硅层,其在金属接触间形成缺口。
在本发明的另一种表现形式中,提供一种用于除去金属接触间的碳掺杂氧化硅的方法。通过除去碳掺杂物将该碳掺杂氧化硅层转化为氧化硅层。使用包含氟化氢的蚀刻剂,相对于该碳掺杂氧化硅选择性地湿法蚀刻转化的氧化硅层,其在金属接触间形成纵横比至少为1的缺口,其中该金属接触遭受该湿法蚀刻。在该湿法蚀刻之后使用该金属接触作为掩模干法蚀刻该碳掺杂氧化硅以在特征中形成缺口。
下面在发明的详细说明中,结合以下各图,对本发明的这些和其它特征进行更加详细的描述。
附图说明
本发明是以附图中各图中的实施例的方式进行描绘的,而不是通过限制的方式,其中类似的参考标号指示类似的元件,其中:
图1是本发明的一个实施方式的高水平流程图。
图2A-2D是根据本发明的一个实施方式处理的堆栈的示意图。
具体实施方式
现在参考附图中描绘的一些优选实施方式,对本发明进行详细描述。在下面的描述中,阐明了许多具体细节以提供对本发明的彻底理解。然而,显然,对于本领域的技术人员来说,本发明没有这些具体细节中的一些或全部仍然可以实施。在其它情况下,没有对已知的处理步骤和/或结构进行详细描述,以免不必要地模糊本发明。
为了便于理解,图1显示了本发明的一个实施方式中使用的用于除去金属接触(contact)间的碳掺杂氧化硅的处理的高水平流程图。通过除去碳掺杂物将碳掺杂氧化硅层转化为氧化硅(步骤104)。提供湿法蚀刻以将转化的氧化硅层蚀刻掉,其在各金属接触之间形成缺口(步骤108)。
可以执行可选的附加步骤。一个可选步骤是至少再一次重复上述步骤(步骤112)。
一个替代的可选步骤是使用该金属接触作为掩模进行该碳掺杂氧化硅层的后续的干法蚀刻(步骤116)。一个后续步骤可以是使用具有比该碳掺杂氧化硅更低的电容的电介质材料填充该缺口。
实施例
为了便于理解本发明的一个实施例,图2A-D显示了根据本发明的一个实施方式处理的堆栈200的一部分的横截面示意图。图2A是具有衬底210的堆栈200的横截面示意图,该衬底可以是晶片或某种其它层,在上面提供碳掺杂氧化硅的层间电介质(ILD)220。在此实施例中,该碳掺杂氧化硅是有机硅酸盐玻璃。在其它的实施方式中,该碳掺杂氧化硅可以是来自Applied Materials的Black Diamond、来自ASM International N.V.的Aurora以及来自Novellus Systems的Coral。碳掺杂降低了氧化硅的电容。附加特征,比如使该碳掺杂氧化硅成为多孔的,可以用于进一步降低该ILD的电容。金属接触230被形成到该ILD 220中。在此实施方式中,该金属接触是铜线。在此实施方式中,该铜线具有粘着或阻挡层240。例如,在铜线230周围形成钽/氮化钽的阻挡层240。
通过除去转化的层中的大多数碳掺杂物而将该ILD层转化为氧化硅(步骤104)。尽管大多数碳掺杂物被从该转化的氧化硅层中除去,但转化的氧化硅层可能有其它掺杂物。优选地,从转化的层中除去几乎所有的碳掺杂物。更优选地,从转化的氧化硅层中除去几乎所有的其它掺杂物。
在一个实施方式中,使用无氧等离子体转化该碳掺杂氧化硅。在此实施例中,该无氧等离子体的配方(recipe)将600sccm H2的气流从气体源提供到等离子体处理室中。室内气压被保持在120毫托。向上电极提供功率为600瓦的60MHz的射频(RF)电力,该上电极被保持在80℃的温度下。该衬底被支持在下电极上,该下电极被保持在20℃的温度下。该过程持续30秒。因为没有向该下电极提供有直流偏置或在低频(比如小于27MHz,更优选地小于2MHz)下的电力,所以此处理过程没有偏置电力,使其成为零偏置处理。图2B显示了转化的氧化硅层244。在一个实施方式中,使用非蚀刻性无氧等离子体以将该ILD层转化为氧化硅以形成转化的氧化硅层244。
在该优选实施方式中,转化的氧化硅层244具有均匀厚度。更优选地,转化的氧化硅层244具有可控的均匀厚度。在本说明书和权利要求书中,均匀厚度被定义为偏差小于10%的厚度。在本说明书和权利要求书中,可控的均匀厚度被定义为可以控制为具有实际深度的20%的准确度的均匀厚度。
在另一个实施方式中,使用紫外线灯提供紫外线照射以提供可控的均匀的转化的氧化硅层。在另一个实施方式中,可以使用下游的微波剥离器来提供转化的氧化硅层。该下游的微波剥离器提供中性基,比如氢基。在另一个实施方式中,使用电感电容等离子体(ICP)处理提供转化的氧化硅层,该ICP处理使用ICP室。优选地,这种转化过程不蚀刻该ILD层。更优选地,这种转化过程使用零偏置,以防止该ILD层的蚀刻。
在这些实施例中,铜经受该转化过程。应当注意,在转化的氧化硅层244下的ILD 220的一部分没有被转化。
使用湿法蚀刻除去该转化的氧化硅层(步骤108)。在本发明的一个实施方式中,使用基于氢氟酸的湿法蚀刻(hydrogen fluoridebased wet etch)。用于湿法蚀刻该转化的层的配方的一个实施例是通过将样品浸入100∶1的DI-HF液体60秒来进行。优选地,该湿法蚀刻相对于该碳掺杂氧化硅选择性地蚀刻该转化的氧化硅而不破坏该金属接触。
图2C显示了湿法蚀刻之后的堆栈200。在此实施方式中,该转化的氧化硅层已经被除去,而ILD的未被转化的部分没有被蚀刻。铜接触230和阻挡层240两者在湿法蚀刻过程中都是暴露的。转化的层的除去在金属接触(其可以是金属线)之间形成特征248。在此实施方式中,这些特征248具有大于1的纵横比(深度与宽度的比值),因为特征248的深度252大于特征248的宽度256。在此实施例中,该特征的深度是可控的而且是均匀的,因为该转化是可控的而且是均匀的。这是因为该碳掺杂氧化硅层到氧化硅层的转化的可控而均匀的厚度,允许可控而均匀的ILD层的湿法蚀刻除去,使用湿法蚀刻,该湿法蚀刻不损害该铜接触或该阻挡层。
可以提供可选的后续步骤以进一步处理该堆栈。在一个实施例中,该转化步骤和湿法蚀刻步骤被循环重复一次或多次以进一步以均匀而可控的方式蚀刻该ALD。
在另一个实施方式中,使用该金属接触作为掩模,使用等离子体蚀刻处理以进一步蚀刻该ILD。在等离子体蚀刻的一个实施方式中,在蚀刻处理过程中在该接触顶上相对于该特征的底部选择性地形成沉积层,以选择性地保护该金属接触。在一个实施方式中,在单一步骤中执行沉积和蚀刻。在另一个实施方式中,提供沉积和蚀刻的多次循环交替步骤。在一个更具体的实施例中,该沉积步骤有与该蚀刻步骤不同的气体化学物质,以便在该沉积步骤和该蚀刻步骤之间调整气体。在本发明的一个实施方式中,当由湿法蚀刻形成的该特征的纵横比(该特征的深度相对于该特征的宽度的比值)大于1时,在金属接触顶上相对于该特征底部的选择性沉积更有选择性的。因此,在此实施方式中,在干法蚀刻之前提供转化和湿法蚀刻的一个好处是提供纵横比大于1的特征以允许干法蚀刻更有选择性。
这种选择性等离子体蚀刻的一个实施例提供4个循环,其中每个循环包含3秒的沉积和7秒的蚀刻。该沉积提供约85毫托的室内气压。从气体源向等离子体室提供350sccm CH3F、175sccm N2和500sccm Ar的气流。提供300瓦的60MHz的射频电力。该蚀刻提供约30毫托的室内气压。向该室提供130sccm CF4气流。提供300瓦的60MHz的射频电力。在完成4个循环之后,提供一连串15个循环,其中每个循环包括2秒CF4和H2处理,然后是3秒CO2处理。该CF4和H2处理提供75毫托的室内气压。提供1000瓦的27MHz的射频电力。向该室提供300sccm Ar、30sccm N2、60sccm CF4和70sccm H2的气流。该CO2处理提供70毫托的室内气压。提供300瓦的27MHz的射频电力。向该室提供300sccm CO2的气流。图2D显示了该ILD层220被进一步蚀刻后的堆栈。
进一步的处理步骤可以用更低电容的电介质填充该特征或可使用该特征作为空气或真空空隙。本发明提供由碳掺杂氧化硅的低k电介质ILD支撑的金属接触,其中更低k的电介质被放在各金属接触之间以提供进一步减小的电容。低k电介质的一个实施例可具有比3.0更低的k值。更低k电介质的一个实施例可具有比2.5更低的k值。带来的结构对金属接触有更少的损害,因为该转化和湿法蚀刻处理降低了对该金属接触的损害。不除去碳,湿法蚀刻该碳掺杂氧化硅是更加困难的。该碳掺杂氧化硅的存在允许剩余的ILD具有低k值。此处理还通过提供自掩模(self mask)减少了底切。
在其它的实施方式中,该金属接触或阻挡层可包含钴或铝。
尽管参考一些优选实施方式描述了此发明,然而有变更、置换、修改和各种等同替换,均落入此发明的范围。应当注意,有许多实现本发明的方法和装置的替代方式。因而,所附权利要求的范围意在被解读为包括所有这些落入本发明的真实精神和范围的变更、置换和各种等同替换。

Claims (19)

1.一种用于除去金属接触间的碳掺杂氧化硅的方法,包含:
(a)通过除去碳掺杂物将该碳掺杂氧化硅层转化为氧化硅层;以及
(b)相对于该碳掺杂氧化硅和该金属接触选择性地湿法蚀刻转化的氧化硅层,其在金属接触间形成缺口。
2.根据权利要求1所述的方法,其中该金属接触遭受湿法蚀刻。
3.根据权利要求2所述的方法,进一步包含在该湿法蚀刻之后使用该金属接触作为掩模干法蚀刻该碳掺杂氧化硅。
4.根据权利要求3所述的方法,其中该湿法蚀刻形成纵横比至少为1的特征。
5.根据权利要求4所述的方法,其中该湿法蚀刻使用包含氟化氢的蚀刻剂。
6.根据权利要求5所述的方法,其中该转化包含使该碳掺杂氧化硅遭受零偏置处理。
7.根据权利要求6所述的方法,其中该零偏置处理是非蚀刻性的并且是紫外线曝光处理、下游微波剥离处理、等离子体曝光处理或ICP等离子体处理的至少一种。
8.根据权利要求7所述的方法,其中该金属接触是有阻挡层的含铜接触,其中该含铜接触被暴露于该碳掺杂氧化硅的转化和该湿法蚀刻,且其中转化该碳掺杂氧化硅层是无氧处理。
9.根据权利要求8所述的方法,其中转化该碳掺杂氧化硅将该碳掺杂氧化硅转化到可控的深度,从而该碳掺杂氧化硅的一部分没有被转化并位于该转化的碳掺杂氧化硅下。
10.根据权利要求9所述的方法,其中该金属接触形成金属线。
11.根据权利要求1所述的方法,其中转化该碳掺杂氧化硅将该碳掺杂氧化硅转化到可控的深度,从而该碳掺杂氧化硅的一部分没有被转化并位于该转化的碳掺杂氧化硅下且其中步骤a和b被循环重复多次。
12.根据权利要求1所述的方法,其中该湿法蚀刻使用包含氟化氢的蚀刻剂。
13.根据权利要求1所述的方法,其中该转化包含使该碳掺杂氧化硅遭受零偏置处理。
14.根据权利要求13所述的方法,其中该零偏置处理是非蚀刻性的并且是紫外线曝光处理、下游微波剥离处理、等离子体曝光处理或ICP等离子体处理的至少一种。
15.根据权利要求1所述的方法,其中该金属接触是有阻挡层的含铜接触,其中该含铜接触被暴露于该碳掺杂氧化硅的转化和该湿法蚀刻,且其中转化该碳掺杂氧化硅层是无氧处理。
16.根据权利要求1所述的方法,进一步包含:
在该湿法蚀刻之后使用该金属接触作为掩模干法蚀刻该碳掺杂氧化硅以在特征中形成该缺口;以及
将该金属接触间的特征形成到空气或真空间隙中。
17.根据权利要求1所述的方法,进一步包含:
在该湿法蚀刻之后使用该金属接触作为掩模干法蚀刻该碳掺杂氧化硅以在特征中形成该缺口;以及
用电介质材料填充该金属接触之间的该特征,其中该电介质材料具有比该碳掺杂氧化硅的k值更低的k值。
18.一种用于除去金属接触间的碳掺杂氧化硅的方法,包含::
(a)通过除去碳掺杂物将该碳掺杂氧化硅层转化为氧化硅层;
(b)使用包含氟化氢的蚀刻剂,相对于该碳掺杂氧化硅选择性地湿法蚀刻转化的氧化硅层,其在金属接触间形成纵横比至少为1的缺口,其中该金属接触遭受该湿法蚀刻;以及
(c)在该湿法蚀刻之后使用该金属接触作为掩模干法蚀刻该碳掺杂氧化硅以在特征中形成该缺口。
19.根据权利要求18所述的方法,进一步包含用电介质材料填充该金属接触之间的该特征,其中该电介质材料具有比该碳掺杂氧化硅的k值更低的k值。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170330B2 (en) * 2014-12-09 2019-01-01 Globalfoundries Inc. Method for recessing a carbon-doped layer of a semiconductor structure
US11744069B2 (en) * 2020-08-27 2023-08-29 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1248069A (zh) * 1992-08-27 2000-03-22 株式会社半导体能源研究所 半导体器件及其制造方法
US6472306B1 (en) * 2000-09-05 2002-10-29 Industrial Technology Research Institute Method of forming a dual damascene opening using CVD Low-K material and spin-on-polymer
CN1624883A (zh) * 2003-12-04 2005-06-08 台湾积体电路制造股份有限公司 掺杂碳的二氧化硅膜的沉积方法与金属内连线的制造方法
CN1700472A (zh) * 2004-05-20 2005-11-23 国际商业机器公司 集成电路以及形成用于晶体管栅电极的隔离层的方法
CN1988132A (zh) * 2005-12-22 2007-06-27 国际商业机器公司 形成互连结构的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025273A (en) * 1998-04-06 2000-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for etching reliable small contact holes with improved profiles for semiconductor integrated circuits using a carbon doped hard mask
US6951823B2 (en) * 2001-05-14 2005-10-04 Axcelis Technologies, Inc. Plasma ashing process
US7041230B2 (en) * 2003-01-21 2006-05-09 Lam Research Corporation Method for selectively etching organosilicate glass with respect to a doped silicon carbide
KR101128705B1 (ko) * 2005-04-30 2012-03-23 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
KR100792394B1 (ko) * 2005-09-28 2008-01-09 주식회사 하이닉스반도체 반도체 소자 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1248069A (zh) * 1992-08-27 2000-03-22 株式会社半导体能源研究所 半导体器件及其制造方法
US6472306B1 (en) * 2000-09-05 2002-10-29 Industrial Technology Research Institute Method of forming a dual damascene opening using CVD Low-K material and spin-on-polymer
CN1624883A (zh) * 2003-12-04 2005-06-08 台湾积体电路制造股份有限公司 掺杂碳的二氧化硅膜的沉积方法与金属内连线的制造方法
CN1700472A (zh) * 2004-05-20 2005-11-23 国际商业机器公司 集成电路以及形成用于晶体管栅电极的隔离层的方法
CN1988132A (zh) * 2005-12-22 2007-06-27 国际商业机器公司 形成互连结构的方法

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