CN101848006B - 接收装置、接收方法、程序和接收系统 - Google Patents

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Abstract

本发明公开了接收装置、接收方法、程序和接收系统。一种接收装置包括：去交织设备，被配置为利用存储器对经过了交织处理的经LDPC编码的数据信号执行去交织处理，LDPC表示低密度奇偶校验，存储器具有能够存储多达“a”个数据的列，“a”为等于或大于1的整数；以及控制设备，被配置为使得如果数据信号以N个数据为单位被提供，N是小于“a”的整数，则控制设备控制去交织设备在写时段中在将数据信号写入存储器的预定地址中的同时从预定地址读取先前写入的数据，控制设备还控制去交织设备在写禁止时段中停止将数据信号写入存储器的预定地址中，同时从预定地址读取先前写入的数据。

Description

接收装置、接收方法、程序和接收系统
技术领域
本发明涉及接收装置、接收方法、程序和接收系统。更具体地，本发明涉及用于执行适合于兼容DVB-T.2的接收机的时间去交织(deinterleave)处理的接收装置、接收方法、程序和接收系统。
背景技术
通信系统通过借助于编码来在受噪声困扰的通信信道上执行可靠的通信。例如，诸如基于卫星的网络之类的无线系统因地理和环境因素而暴露在多种噪声源下。这种通信信道表现出固定容量，此固定容量是以给定信噪比(SNR)、根据每符号的比特数来定义的并且构成了称为香农极限(Shannon limit)的理论上限。结果，编码设计旨在获得接近香农极限的速率。此目标与有限带宽的基于卫星的系统紧密相关。
近年来，已见证了称为turbo编码的编码技术的发展，该编码技术有助于获得接近香农极限的性能水平。具体地，已开发出的技术包括并行级联卷积码(PCCC)和串行级联卷积码(SCCC)。除了这些turbo编码技术以外，作为很久以前就公知的传统编码技术的低密度奇偶校验码(下面称为LDPC编码)现在再次引起了关注。
LDPC编码是由R.G.Gallager在“Low Density Parity Check Codes，”Cambridge，Massachusetts：M.I.T.Press，1963中首次提出的。然后，当D.J.C.MacKay在提交给IEEE Trans.Inf.Theory，IT-45，pp.399-431，1999的“Good error correcting codes based on very parse matrices”中并且当M.G.Luby，M.Mitzenmacher，M.A.Shokrollahi和D.A.Spielman在Proceedingsof ACM Symposium on Theory of Computing，pp.249-258，1998的“Analysisof low density codes and improved designs using irregular graphs，”中说明性地讨论该技术时，该技术再次引起了关注。
近年来的研究使得越来越清楚：当LDPC编码的码长被拉长时，LDPC编码象turbo编码那样提供了接近香农极限的性能水平。由于其最短距离与其码长成比例，因此，LDPC编码提供了优异的块误差率，并且产生了较少的所谓错误基底(error floor)现象，这种现象可以在利用turbo编码布置的解码特性中观察到。
上面提到的LDPC编码的优点使得将这种编码技术用在DVB(数字视频广播)-T.2(2009年3月17日在日期为2008年9月1日的DVB站点<URL：http://www.dvb.org/technology/standards/>上搜索到的DVB BlueBookA122 Rev.1，Frame structure channel coding and modulation for a secondgeneration digital terrestrial television broadcasting system(DVB-T2)(非专利文献1))中。即，DVB-T.2是ETSI(欧洲电信标准协会)在(2009年3月)研讨的第二代数字陆地TV广播标准。
兼容DVB-T.2的接收机包括时间去交织器。即，输入到接收机中的信号在发送侧上经过了跨越多个LDPC码执行的块交织处理(即，时间交织处理)。这种处理是以信元(cell)为单位(在此情况中以星座为单位)执行的。因此，时间去交织器对输入信号执行与时间交织处理相对应的去交织处理。
具体地，时间去交织器可以具有在列方向上存储“a”个信元并且在行方向上存储“b”个信元的存储器。因此，时间去交织器通过以N个信元数据为单位(N为等于或大于1的整数)将所提供的信元数据顺次地写入存储器的预定地址中并且从相同地址中顺次读出所写信元数据，来执行时间去交织处理。
在下面的描述中，在行方向上为一个信元长并且在列方向上延伸的每个存储区域称为列。此外，在后面的描述中，将信元数据被时间去交织器写入到其中的单位数N称为列数N。
发明内容
然而，输入到兼容DVB-T.2的接收机的时间去交织器中的数据的列数N可以以T2帧的间隔变化。这意味着除非实现适当的布置，否则不能适当地执行时间去交织处理。已认识到了对实现这种布置的技术的需求。然而，尚未充分地满足这种需求。
本实施例是鉴于上面的状况而作出的，并且提供了用于执行适合于兼容DVB-T.2的接收机的时间去交织处理的接收装置、接收方法、程序以及接收系统。
在实现本发明时，根据本发明的一个实施例，提供了一种接收装置，该接收装置包括：去交织设备，被配置为利用存储器对经过了交织处理的经LDPC编码的数据信号执行去交织处理，LDPC表示低密度奇偶校验，存储器具有能够存储多达“a”个数据的列，“a”为等于或大于1的整数。接收装置还包括控制设备，该控制设备被配置为使得如果数据信号以N个数据为单位被提供，N是小于“a”的整数，则控制设备控制去交织设备在写时段中在将数据信号写入存储器的预定地址中的同时从预定地址读取先前写入的数据，控制设备还控制去交织设备在写禁止时段中停止将数据信号写入存储器的预定地址中，同时从预定地址读取先前写入的数据。
优选地，写入“a”个数据的时段可以被确定为一个单位；在该一个单位内，写时段可以被预先确定为与N个数据相对应；并且写禁止时段可以被预先确定为与(a-N)个数据相对应。
优选地，与前N个数据相对应的时段可以被预先确定为写时段，并且在一个单位内与后(a-N)个数据相对应的时段可以被预先确定为写禁止时段。
优选地，接收装置可以遵循称为DVB-T.2的数字视频广播T.2。
优选地，数据信号可以经过了跨越多个LDPC码的块交织处理。
根据本发明的另一实施例，提供了一种与上述接收装置一起使用的并且表示其控制功能的接收方法，以及一种用于使得计算机执行与接收方法等同的控制处理的程序。
如上，本实施例提供了接收装置、接收方法和程序，接收装置包括被配置为利用存储器对经过了交织处理的经LDPC(LDPC表示低密度奇偶校验)编码的数据信号执行去交织处理的去交织设备，存储器具有能够存储多达“a”个数据的列(“a”为等于或大于1的整数)。如果数据信号以N个数据为单位被提供(N是小于“a”的整数)，去交织设备被控制以在写时段中在将数据信号写入存储器的预定地址中的同时从预定地址读取先前写入的数据。此外，去交织设备被控制以在写禁止时段中停止将数据信号写入存储器的预定地址中，同时从预定地址读取先前写入的数据。
根据本发明的又一实施例，提供了一种接收系统，该接收系统包括：获取设备，被配置为使得如果经过了交织处理的经LDPC编码的数据信号通过信道被发送，则获取设备获取数据信号，LDPC表示低密度奇偶校验；以及传输信道译码设备，被配置为对由获取设备通过信道获取的数据信号执行信道译码处理，信道译码处理至少包括用于对可能出现在信道上的错误进行纠正的处理，信道译码设备还输出经过如此处理的信号。接收系统还包括信息源译码处理设备或记录设备，信息源译码处理设备被配置为对从信道译码设备输出的信号执行信息源译码处理，记录设备被配置为将从信道译码设备输出的信号记录到记录介质中。信道译码设备包括去交织设备，该去交织设备被配置为利用存储器对由获取设备获取的数据信号执行去交织处理，存储器具有能够存储多达“a”个数据的列，“a”是等于或大于1的整数。信道译码设备还包括控制设备，该控制设备被配置以使得如果数据信号以N个数据为单位被提供，N是小于“a”的整数，则控制设备控制去交织设备在写时段中在将数据信号写入存储器的预定地址中的同时从预定地址读取先前写入的数据，控制设备还控制去交织设备在写禁止时段中停止将数据信号写入存储器的预定地址中，同时从预定地址读取先前写入的数据。
如上，本实施例提供了接收系统，该接收系统包括：获取设备，被配置以使得如果经过了交织处理的经LDPC(LDPC表示低密度奇偶校验)编码的数据信号通过信道被发送，则获取设备获取数据信号；以及传输信道译码设备，被配置为对由获取设备通过信道获取的数据信号执行信道译码处理，信道译码处理至少包括用于对可能出现在信道上的错误进行纠正的处理，信道译码设备还输出经过如此处理的信号。接收系统还包括信息源译码处理设备或记录设备，信息源译码处理设备被配置为对从信道译码设备输出的信号执行信息源译码处理，记录设备被配置为将从信道译码设备输出的信号记录到记录介质中。信道译码设备包括：去交织设备，被配置为利用存储器对由获取设备获取的数据信号执行去交织处理，存储器具有能够存储多达“a”个数据的列(“a”是等于或大于1的整数)。如果数据信号以N个数据为单位被提供(N是小于“a”的整数)，则去交织设备被控制来在写时段中在将数据信号写入存储器的预定地址中的同时从预定地址读取先前写入的数据。此外，去交织设备被控制来在写禁止时段中停止将数据信号写入存储器的预定地址中，同时从预定地址读取先前写入的数据。
如上，本实施例提供了使得能够实现适合于兼容DVB-T.2的接收机的时间去交织处理的布置。
附图说明
图1是示出被实践为本发明一个实施例的接收装置的典型结构的示意图；
图2是示出由具有图1所示的典型结构的接收装置中的时间去交织器使用的存储器的典型结构的示意图；
图3是示出由图1中的接收装置的时间去交织器执行的典型处理的示意图；
图4是示出由图1中的接收装置的时间去交织器执行的典型处理的示意图；
图5是示出由图1中的接收装置的时间去交织器执行的典型处理的示意图；
图6是示出由图1中的接收装置的时间去交织器执行的典型处理的示意图；
图7是示出可用于图1的接收装置的接收系统的第一结构示例的框图；
图8是示出可用于图1的接收装置的接收系统的第二结构示例的框图；
图9是示出可用于图1的接收装置的接收系统的第三结构示例的框图；以及
图10是示出采用本发明的接收装置的典型硬件结构的框图。
具体实施方式
[遵循DVB-T.2的接收装置的结构]
图1示意性地示出了被实践为本发明一个优选实施例的接收装置的典型结构。
在DVB-T.2下的数字广播中，LDPC码被转变为诸如QPSK(正交相移键控)之类的正交调制(数字调制)符号，并且这些符号在发送之前被映射到星座点处。说明性地，图1的接收装置采用OFDM(正交频分复用)作为用于数字广播的调制系统。
图1的接收装置用作遵循DVB-T.2的数字广播接收装置。兼容DVB-T.2的接收装置被构造为包括：解调设备11、频率去交织器12、时间去交织器13、信元去交织器14、切换设备15、解映射设备16、比特去交织器17、LDPC译码器18、BCH译码器19以及控制设备20。
来自未示出的广播站的广播波由图1的接收装置接收。在接收装置内部，由未示出的调谐器等将接收到的广播波转变为IF(中频)信号，该IF信号被转发到解调设备11。解调设备11将IF信号正交解调为基带OFDM信号，该基带OFDM信号被输出并被馈送到频率去交织器12中。
进而，频率去交织器12对来自解调设备11的OFDM信号执行频率去交织处理。即，频率去交织器12被设计为对OFDM符号内以闭合方式被交织的内容去交织。去交织处理是以信元为单位(在此示例中以OFDM载波为单位)执行的。
在来自频率去交织器12的输出信号Sa的元素中，与PLP(物理层管线)相对应的信号元素被馈送到时间去交织器13中。在输出信号Sa的其它元素中，与L1(包括在P2符号中)相对应的信号元素被转发到切换设备15。
在DVB-T.2下，PLP表示数据流并且L1表示层1(物理层)传输参数。除了调制和解调参数以外，L1还包括每个PLP的位置和大小以及所使用的纠错系统。在多个PLP(下面称为多PLP)的情况中，PLP的位置和大小随着T2帧而异。这意味着除非取用L1，否则不能在频率去交织处理之后提取出任何所希望的PLP。在DVB-T.2下，T2帧是在物理层上进行数据传输的单位。因此，T2帧由P1和P2符号以及包括PLP的数据符号构成。L1包括在每个T2帧的P2符号中。在上面引用的非专利文献1中说明性地公开了L1的细节。
从频率去交织器12输出的并被输入时间去交织器13的信号Sa(排除L1)在发送侧经过了跨越多个LDPC码执行的块交织处理(时间交织处理)。这种处理是以信元为单位(在此示例中以星座为单位)执行的。作为附加说明，在下文中，当提到时间去交织器13时，将输入时间去交织器13的信号Sa(排除L1)简单地称为输入信号Sa。因此，时间去交织器13对输入信号Sa执行与时间交织处理相对应的时间去交织处理，并且向信元去交织器14馈送从去交织处理得到的作为输出信号的信号Sb。
如上所述，去往时间去交织器13的输入信号Sa是这样的信号：其中，列数N可以随着T2帧的不同而变化。
因此，说明性地，本实施例被提供有存储器(例如，稍后将讨论的图2中的存储器21)，该存储器具有与输入信号Sa的最大列数“a”一样多的列。与在其中写入与输入信号Sa的最大列数“a”一样多的信元数据的时段等同的时段被当作一个单位。如果输入信号Sa的列数N小于最大列数“a”，则写入一个单位内的信元数据的时段被预定为与N列相对应。换言之，信元数据的写入被禁止的时段被预定为与(a-N)列相对应。在后面的描述中，将写入信元数据的时段称为写就绪时段，并且将信元数据的写入被禁止的时段称为写禁止时段。
在写就绪时段中，控制设备20使得频率去交织器12将下一写就绪信元数据作为去往时间去交织器13的输入信号Sa提供给时间去交织器13。时间去交织器13将写就绪信元数据写入被指定用于写操作的地址，同时从同一目标地址中读取先前写入的数据。然后，控制设备20将目标地址更新为新地址。用于更新目标地址的技术不局限于任何具体的技术。后面将参考图3至图6讨论目标地址通常是如何更新的。
在写禁止时段中，控制设备20停止向时间去交织器13提供输入信号Sa。而是，时间去交织器13从目标地址中读取先前写入的数据而不向该地址写入任何数据。
显然，无论写就绪时段还是写禁止时段有效，如果没有数据被写入目标地址中，则将不会从其读出数据。在此说明书中，这种不测事件也包括在“从目标地址读取先前写入的数据”的表达中。
用于实现由控制设备20和时间去交织器13执行的上述处理序列的技术是本实施例提出的布置中的一部分。在后面的描述中，这种技术将被称为可变列就绪时间去交织技术。可变列就绪时间去交织技术是用于实现适合于兼容DVB-T.2的接收机的时间去交织处理的有效布置之一。后面将参考图2至图6描述可变列就绪时间去交织技术的细节。
从时间去交织器13输出的并且输入信元去交织器14的信号Sb在发送侧经过了闭合在LDPC码内的交织处理(信元交织处理)。该处理是以信元为单位(在此示例中以星座为单位)执行的。因此，信元去交织器14对输入信号Sb执行与信元交织处理相对应的去交织处理，并且向切换设备15馈送从去交织处理得到的信号。
以上述方式，从频率去交织器12输出的与L1相对应的传输控制信号(下面，在适当的地方，将控制信号简称为L1)以及从信元去交织器14输出的与PLP相对应的数据信号被提供到切换设备15的输入。在控制设备20的控制下，切换设备15选择L1或数据作为其输出数据。
更具体地，通过本实施例，在控制设备20控制下的正常状态中，切换设备15输出从信元去交织器14输入的数据。当L1从频率去交织器12输出时，切换设备15在控制设备20的控制下通过中断处理输出L1。即，当L1从频率去交织器12输出时，控制设备20中断时间去交织器13和信元去交织器14的操作，并且允许L1经由解映射设备16和比特去交织器17到达LDPC译码器18，以使得LDPC译码器18对L1进行LDPC译码。
解映射设备16以符号位(sign bit)为单位将来自切换设备15的输出数据转换为经LDPC编码的数据，并且将转换后的数据馈送到比特去交织器17。
从解映射设备16输出的并且输入到比特去交织器17的数据在发送侧经过了以LDPC符号位为单位的比特交织处理。因此，比特去交织器17对输入数据执行比特去交织处理，以获得其符号位被恢复到比特交织处理之前的有效位置的LDPC码。由这种LDPC码组成的信号作为输出信号从比特去交织器17馈送到LDPC译码器18。
即，来自比特去交织器17的输出信号变成了LDPC译码器18的输入信号。LDPC译码器18随后利用转换校验矩阵对输入信号执行LDPC译码处理，转换校验矩阵是从在发送侧的LDPC编码处理中使用的校验矩阵生成的。从LDPC译码处理得到的数据被馈送到BCH译码器19。
从LDPC译码器18输出的并且输入到BCH译码器19的数据在发送侧上经过了作为纠错处理的BCH(Bose-Chaudhuri-Hocquenghem)编码处理。因此，BCH译码器19对经过了BCH编码的数据译码，并且将从译码处理获得的数据输出到外面。
控制设备20通常基于来自BCH译码器19的输出数据来控制从频率去交织器12到切换设备15的组件的操作。
说明性地，控制设备20执行控制以实现可变列就绪时间去交织技术。
[对可变列就绪时间去交织技术的说明]
下面将参考图2至图7说明可变列就绪时间去交织技术的示例。
图2示意性地示出了时间去交织器13的存储器21的典型结构。
在图2中，组成了3乘以4的矩形形状的每个框“0”至“b”表示地址。每个地址中的数字表示该地址在存储器21中的地址编号。
图2中的存储器21具有足够大的容量以在列方向上(即，水平方向，准备好用于时间去交织处理)容纳多达3个信元并且在这3列的每列的行方向上容纳多达4个信元。
由3列组成的存储器21意味着去往时间去交织器13的输入信号Sa中的最大列数“a”为3。此最大列数“a”被假定为3是为了简要说明的目的。显然，最大列数“a”不局限于任何具体数目。换言之，供时间去交织器13使用的存储器在结构上不限于图2中的存储器21；存储器只需要拥有具有与最大列数“a”相同数目的列的结构。
图3示出了由时间去交织器13执行的去交织处理中的第一处理，即仅发生了数据的写入的处理。
在图3的处理中的初始点处，假设输入信号Sa中的列数N(＝最大列数“a”)为3。
在图3中，3乘以4的矩形构成了记录在存储器21中的内容。在每个3乘以4的矩形中，每个组成框表示一个地址，并且每个地址中的数字表示所记录的数据。应当注意，每个地址处的数字不代表地址编号(其不同于图2)。在地址(即，框)中，以阴影示出的框表示被指定为要被处理的地址。在每个3乘以4矩形左边的左上角的箭头符号之上，矩形框中的数字表示地址编号(即，被指定为要处理的地址的地址编号)，并且圆圈中的数字表示写数据(即，要写入的信元数据)。即，由圆圈中的数字构成的数据要被写入在矩形框中示出了其地址编号的地址(即，目标地址)中。此时，先前写在在矩形框中示出了其地址编号的地址处的数据将从其被读出。读出的数据被示为3乘以4矩形形状右边的箭头符号之上的三角形(未在图3中示出)所包围的数字。在本段中的描述也适用于图4至图6。
在图3的示例中，目标地址以其地址编号的升序(即，以0，1，2，3，4，5，6，7，8，9，“a”和“b”的顺序)而被更新。
假设写就绪数据(即，去往时间去交织器13的输入信号Sa)由(0，1，2)，(3，4，5)，(6，7，8)和(9，a，b)组成，每对括号表示与最大列数“a”(在此示例中等于3)相对应的一组信元数据。即，图3的示例中的输入信号Sa包括数组信元数据，每组信元数据由三个数字组成，三个数字表示列数N为3(＝最大列数“a”)。
在此情况中，如图3中的矩形形状及其伴随数字所指示的，数据0，1，2，3，4，5，6，7，8，9，“a”和“b”分别被写入编号为0，1，2，3，4，5，6，7，8，9，“a”和“b”的地址中。
在上面的状态有效的情况中，假设列数N从3变为2。说明性地，假设到时间去交织器13的输入信号Sa由(0，1，×)，(2，3，×)，(4，5，×)和(6，7，×)组成，每对括号中的符号“×”表示数据不存在。输入数据Sa中的每对括号包括两个数字，这表示列数N为2。
图4是说明在列数从3变为2之后由时间去交织器13执行的典型处理的示意图。图4中的处理是图3中的处理的继续。
在图4的示例中，目标地址以其地址编号的升序(即以0，3，6，9，1，4，7，“a”，2，5，8和“b”的顺序)而被更新。
在此情况(本描述不仅适用于图4所示示例，而且适用于后面将讨论的图5和图6中的示例)中，与写入与输入信号Sa的最大列数“a”(＝3)相对应的3个信元数据的时段相等同的时段被当作一个单位。在一个单位内，写入前2个信元数据的时段被当作写就绪时段，而写入最后一个信元数据的时段被当作写禁止时段。
在写就绪时段中，如上所述，控制设备20使得频率去交织器12将下一写数据作为到时间去交织器13的输入信号Sa提供给后者。时间去交织器13在从目标地址读出先前写入的数据的同时将该写数据写入同一目标地址中。控制设备20然后将目标地址更新为新地址。
在后面的描述中，如果地址编号为K(K是符号0至b中的一个)的地址被指定用于写操作，则该地址可以适当地被称为地址K。
说明性地，在第一写就绪时段中，写数据“0”被写入地址0，并且先前写入的数据“0”从同一地址0被取出作为读出数据。
在下一写就绪时段，写数据“1”被写入地址3，并且先前写入的数据“3”从同一地址3被取出作为读出数据。
下一时段为写禁止时段。如上所述，控制设备20在写禁止时段中停止向时间去交织器13提供输入信号Sa。而是，时间去交织器13从目标地址读出先前写入的数据而不将任何数据写入该地址。
即，在被指定用于处理的地址从地址0变为地址6之后的写禁止时段中，没有数据被写入地址6，而先前写入的数据“6”从同一地址6被取出作为读出数据。
顺便提及，每个圆圈中的叉号(×)表示到时间去交织器13的输入信号Sa被停止，即，没有数据被写入该目标地址。
此后重复上述覆盖了3列的操作。
即，在覆盖接下来的3列的操作期间的初始写就绪时段中，写数据“2”被写入地址9，而先前写入的数据“9”从同一地址9被取出作为读出数据。
在接下来的写就绪时段中，写数据“3”被写入地址1，而先前写入的数据“1”从同一地址1被取出作为读出数据。
在接下来的写禁止时段中，没有数据被写入地址4，而先前写入的数据“4”从同一地址4被取出作为读出数据。
在覆盖接下来的3列的操作期间的初始写就绪时段中，写数据“4”被写入地址7，而先前写入的数据“7”从同一地址7被取出作为读出数据。
在接下来的写就绪时段中，写数据“5”被写入地址“a”，而先前写入的数据“a”从同一地址“a”被取出作为读出数据。
在接下来的写禁止时段中，没有数据被写入地址2，而先前写入的数据“2”从同一地址2被取出作为读出数据。
在覆盖接下来的3列的操作期间的初始写就绪时段中，写数据“6”被写入地址5，而先前写入的数据“5”从同一地址5被取出作为读出数据。
在接下来的写就绪时段中，写数据“7”被写入地址8，而先前写入的数据“8”从同一地址8被取出作为读出数据。
在接下来的写禁止时段中，没有数据被写入地址“b”，而先前写入的数据“b”从同一地址“b”被取出作为读出数据。
作为上述操作的结果，到时间去交织器13的输入信号Sa以(0，1，×)，(2，3，×)，(4，5，×)和(6，7，×)的形式被写入存储器21中，而来自时间去交织器13的输出信号Sb以(0，3，6，9)，(1，4，7，a)和(2，5，8，b)的形式从存储器21中被取出。即，当关注读出数据(即，来自时间去交织器13的输出信号Sb)时，则认为实现了三列去交织处理。当关注写数据(即，到时间去交织器13的输入信号Sa)时，在3个信元数据被取出的同时2个信元数据被写入。
说明性地，接下来以(0，1，×)，(2，3，×)，(4，5，×)和(6，7，×)的形式将输入信号Sa提供给时间去交织器13。
图5示出了当列数保持为2(小于如上所述的最大列数3)时由时间去交织器13执行的典型去交织处理。该处理是图4中的处理的继续。
在图5的示例中，目标地址是以其地址编号的升序(即，以0，9，7，5，3，1，“a”，8，6，4，2和“b”的顺序)而被更新的。
即，在图5中的初始写就绪时段中，写数据“0”被写入地址0，而先前写入的数据“0”从同一地址0被取出作为读出数据。
在接下来的写就绪时段中，写数据“1”被写入地址9，而先前写入的数据“2”从同一地址9被取出作为读出数据。
在接下来的写禁止时段中，没有数据被写入地址7中，而先前写入的数据“4”从同一地址7被取出作为读出数据。
此后重复上述覆盖了3列的操作。
即，在覆盖接下来的3列的操作期间的初始写就绪时段中，写数据“2”被写入地址5，而先前写入的数据“6”从同一地址5被取出作为读出数据。
在接下来的写就绪时段中，写数据“3”被写入地址3，而先前写入的数据“1”从同一地址3被取出作为读出数据。
在接下来的写禁止时段中，没有数据被写入地址1中，而先前写入的数据“3”从同一地址1被取出作为读出数据。
即，在覆盖接下来的3列的操作期间的初始写就绪时段中，写数据“4”被写入地址“a”，而先前写入的数据“5”从同一地址“a”被取出作为读出数据。
在接下来的写就绪时段中，写数据“5”被写入地址8，而先前写入的数据“7”从同一地址8被取出作为读出数据。
在接下来的写禁止时段中，没有数据被写入地址6中，而从先前未写入数据的同一地址6中未取出任何数据。
顺便提及，各个三角形中的叉号(×)表示从目标地址中未取出任何信元数据来作为时间去交织器13的输出信号Sb，即，先前未将任何数据写入该目标地址。
在覆盖接下来的3列的操作期间的初始写就绪时段中，写数据“6”被写入地址4，而未从同一地址4取回任何数据，这是因为先前未在地址4中写入数据。
在接下来的写就绪时段中，写数据“7”被写入地址2，而未从同一地址2取回任何数据，这是因为先前未在地址2中写入数据。
在接下来的写禁止时段中，没有数据被写入地址“b”中，而也未从同一地址“b”中取出任何数据，这是因为先前未在地址“b”中写入数据。
作为上述操作的结果，到时间去交织器13的输入信号Sa以(0，1，×)，(2，3，×)，(4，5，×)和(6，7，×)的形式被写入存储器21中，而来自时间去交织器13的输出信号Sb以(0，2，4，6)，(1，3，5，7)和(×，×，×，×)的形式从存储器21中被取出。
来自时间去交织器13的输出信号Sb中的叉号(×)表示不存在数据。即，输出信号Sb中最后一对括号由叉号(×)填充，这意味着在该时段期间未取回任何数据。
如上所述，当关注读出数据(即，来自时间去交织器13的输出信号Sb)时，则认为实现了两列去交织处理。当关注写数据(即，到时间去交织器13的输入信号Sa)时，在3个信元数据被取出的同时2个信元数据被写入。
当关注写数据(即，来自时间去交织器13的输出信号Sb)时，在3个信元数据被取出的同时2个信元数据被写入。
当上面的状态有效时，现在假设列数N再次从2变为3。说明性地，假设到时间去交织器13的输入信号Sa由(0，1，2)，(3，4，5)，(6，7，8)和(9，a，b)组成。
如上所述，图6是说明在列数从2变为3之后由时间去交织器13执行的典型处理的示意图。图6中的处理是图5中的处理的继续。
在图6的示例中，目标地址是以其地址编号的升序(即，以0，5，“a，”4，9，3，8，2，7，1，6和“b”的顺序)而被更新的。
在图6的示例中，列数N为3。由于此情况中的列数N等于最大列数“a”，因此，全部时段变成了写就绪时段。
即，在初始写就绪时段中，写数据“0”被写入地址0，而先前写入的数据“0”从同一地址0被取出作为读出数据。
在接下来的写就绪时段中，写数据“1”被写入地址5，而先前写入的数据“2”从同一地址5被取出作为读出数据。
在接下来的写就绪时段中，写数据“2”被写入地址“a”中，而先前写入的数据“4”从同一地址“a”被取出作为读出数据。
在接下来的写就绪时段中，写数据“3”被写入地址4中，而先前写入的数据“6”从同一地址4被取出作为读出数据。
在接下来的写就绪时段中，写数据“4”被写入地址9，而先前写入的数据“1”从同一地址9被取出作为读出数据。
在接下来的写就绪时段中，写数据“5”被写入地址3，而先前写入的数据“3”从同一地址3被取出作为读出数据。
在接下来的写就绪时段中，写数据“6”被写入地址8，而先前写入的数据“5”从同一地址8被取出作为读出数据。
在接下来的写就绪时段中，写数据“7”被写入地址2，而先前写入的数据“7”从同一地址2被取出作为读出数据。
在接下来的写就绪时段中，写数据“8”被写入地址7，而未从同一地址7取回任何数据，这是因为先前未在地址7中写入数据。
在接下来的写就绪时段中，写数据“9”被写入地址1，而未从同一地址1取回任何数据，这是因为先前未在地址1中写入数据。
在接下来的写就绪时段中，写数据“a”被写入地址6，而未从同一地址6取回任何数据，这是因为先前未在地址6中写入数据。
在接下来的写就绪时段中，写数据“b”被写入地址“b”，而未从同一地址“b”取回任何数据，这是因为先前未在地址“b”中写入数据。
作为上述顺序操作的结果，到时间去交织器13的输入信号Sa以(0，1，2)，(3，4，5)，(6，7，8)和(9，a，b)的形式被写入存储器21中，而来自时间去交织器13的输出信号Sb以(0，2，4，6)，(1，3，5，7)))和(×，×，×，×)的形式从存储器21中被取出。
如上所述，当关注读出数据(即，来自时间去交织器13的输出信号Sb)时，则认为实现了两列去交织处理。
[接收系统的结构]
图7是示出可用于图1的接收装置的接收系统的第一结构示例的框图。
在图7中，接收系统包括获取设备101、信道译码处理设备102和信息源译码处理设备103。
获取设备101获取至少包括LDPC码的信号，LDPC码是通过诸如广播节目的视频和音频数据之类的LDPC编码目标数据获得的。说明性地，获取设备101从诸如陆地数字广播、卫星数字广播、CATV(有线电视)网络以及包括因特网在内的其它网络(未示出)之类的信道获取信号，并且将所获取的信号提供给信道译码处理设备102。
说明性地，由获取设备101获取的信号是由广播站利用陆地波、卫星波或CATV网络来广播的情况中，获取设备101通常包括机顶盒(STB)等。说明性地，在由获取设备101获取的信号是由web服务器以IPTV(因特网协议电视)形式来多播的情况中，获取设备101由诸如网络接口卡(NIC)之类的网络接口(I/F)构成。
信道译码处理设备102对获取设备101从信道获取的信号执行至少包括对可能发生在信道上的错误的纠正处理在内的信道译码处理。信道译码处理设备102将经过如此处理的信号转发给信息源译码处理设备103。
由获取设备101从信道获取的信号至少经过了用于对可能发生在信道上的任何错误进行纠正的纠错编码。因此，信道译码处理设备102对所获取的信号执行诸如纠错译码之类的信道译码处理。
典型的纠错编码技术包括LDPC编码和里德索罗门(Reed-Solomon)编码。对于本实施例，假设至少执行LDPC编码。
信道译码处理可以包括对调制信号的解调。
信息源译码处理设备103对已经过了信道译码处理的信号执行信息源译码处理，至少包括对经压缩信息的解压缩处理。
由获取设备101从信道获取的信号可能经过了用于减少所包括的视频和音频数据量的压缩编码。在该情况中，信息源译码处理设备103对经过了信道译码处理的信号执行信息源译码处理，例如对经压缩的信息进行解压缩。
如果由获取设备101从信道获取的信号未经过压缩编码，则信息源译码处理设备103不对压缩信息进行解压缩。
典型的解压缩技术包括MPEG(运动图像专家组)译码。除数据解压缩以外，信道译码处理还可以包括解扰(descrambling)。
在如上所述那样构成的接收系统中，获取设备101获取经过了诸如MPEG编码之类的压缩编码以及诸如LDPC编码之类的纠错编码的通常由视频和音频数据组成的信号。如此获取的信号被发送给信道译码处理设备102。
信道译码处理设备102对来自获取设备101的信号执行与由在从解调设备11到BCH译码器19范围内的组件执行的处理相同的处理，来作为信道译码处理。从信道译码处理得到的信号被提供给信息源译码处理设备103。
信息源译码处理设备103对来自信道译码处理设备102的信号执行诸如MPEG译码之类的信息源译码处理。然后，输出从信息源译码处理得到的影像和/或声音。
说明性地，上述图7的接收系统可以被应用于用于接收数字TV广播的TV调谐器等。
获取设备101、信道译码处理设备102和信息源译码处理设备103的每个可以被构造为独立的设备(诸如IC(集成电路)之类的硬件)或软件模块。
获取设备101、信道译码处理设备102和信息源译码处理设备103中的至少两个设备的集合可以被建立作为独立设备。说明性地，一个这样的集合可由获取设备101和信道译码处理设备102构成。另一集合可由信道译码处理设备102和信息源译码处理设备103形成。又一集合可由获取设备101、信道译码处理设备102和信息源译码处理设备103构成。
图8是示出可用于图1的接收装置的接收系统的第二结构示例的框图。
在图8中，用相似的标号来表示在图7中可找到其等同物的组件，并且适当地省略其描述。
图8的接收系统与图7的共同之处在于，该系统包括获取设备101、信道译码处理设备102和信息源译码处理设备103。图8的接收系统与图7的不同之处在于该系统还包括新添加的输出设备104。
输出设备104可由用于显示影像的显示设备和/或用于输出声音的扬声器构成。因此，输出设备104用来输出从自信息源译码处理设备103输出的信号中得到的影像和声音。即，输出设备104显示影像和/或输出声音。
说明性地，上述图8的接收系统可以被应用于用于接收数字TV广播的电视机或者用于接收无线电广播的无线电接收机等。
应当注意，如果由获取设备101获取的信号未经过压缩编码，则从信道译码处理设备102输出的信号直接被输出给输出设备104。
图9是示出可用于图1的接收装置的接收系统的第三结构示例的框图。
在图9中，用相似的标号来表示在图7中可找到其等同物的组件，并且适当地省略其描述。
图9的接收系统与图7的共同之处在于，该系统包括获取设备101和信道译码处理设备102。
图9的接收系统与图7的不同之处在于该系统未被提供有信息源译码处理设备103，而是包括新添加的记录设备105。
记录设备105将从信道译码处理设备102输出的信号(例如MPEG格式的TS分组)记录(即，存储)在诸如光盘、硬盘(磁盘)或闪存之类的记录(存储)介质上。
说明性地，上述图9的接收系统可被应用于用于记录TV广播的记录器等。
在图9中，接收系统可以被构建为包括信息源译码处理设备103，以使得经过了信息源译码处理的信号，即经译码的影像和声音可以由记录设备105记录。
[将本实施例应用于程序]
上述处理序列可由硬件或软件来执行。
在这些情况中，说明性地，可由图10所示的计算机的形式来构成包括上述接收装置的接收系统的至少一部分。
在图10中，CPU(中央处理单元)201根据保存在ROM(只读存储器)202中的程序或者遵循从存储设备208载入RAM(随机存取存储器)203中的程序来执行各种处理。RAM 203还可以保存CPU 201执行不同处理所需的数据。
CPU 201、ROM 202和RAM 203经由总线204互连。输入/输出接口205也连接到总线204。
输入/输出接口205与通常由键盘和鼠标构成的输入设备206以及说明性地由显示单元构成的输出设备207相连。输入/输出接口205还与通常由调制解调器或终端适配器形成的通信设备209相连。通信设备209控制经由包括因特网在内的网络与其它设备(未示出)的通信。
驱动器210也按需连接到输入/输出接口205。诸如磁盘、光盘、磁光盘或半导体存储器之类的可移除介质211可被装载到驱动器210中。按照需要，将从所装载的可移除介质取出的计算机程序安装在存储设备208中。
当上述处理将由软件执行时，构成软件的程序可以预先包括在计算机的专用硬件中以被使用，或者从网络或记录介质被安装到通用个人计算机或者能够基于所安装的程序执行不同功能的类似装置中。
如图10所示，将程序保存在其上的存储介质不仅作为从用户的计算机分离的并且由容纳程序的磁盘(包括软盘)、光盘(包括CD-ROM(致密盘只读存储器)和DVD(数字通用盘))、磁光盘(包括MD(迷你盘))或半导体存储器构成的可移除介质(封装介质)211被提供给用户；而且以容纳程序并且预先被包括在计算机中的ROM 202或包含在存储设备208中的硬盘的形式被提供给用户。
在此说明书中，描述存储在记录介质上的程序的步骤不仅表示将以所示顺序(即，以时间顺序)执行的处理，而且表示可以并行地或单独地而不按时间顺序执行的处理。
在此说明书中，术语“系统”是指由多个组成设备和处理元件构成的整个配置。
本领域的技术人员应当明白，可以根据设计要求和其它因素进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围之内。
本申请包含与2009年3月26日向日本专利局提交的日本优先专利申请JP 2009-076031中公开的主题有关的主题，该申请的全部内容通过引用结合于此。

Claims (8)

1.一种接收装置，包括：
去交织设备，被配置为利用存储器对经过了交织处理的经LDPC编码的数据信号执行去交织处理，所述LDPC表示低密度奇偶校验，所述存储器具有能够存储多达“a”个数据的列，所述“a”为等于或大于1的整数；以及
控制设备，被配置为使得如果所述数据信号以N个数据为单位被提供，所述N是小于所述“a”的整数，则所述控制设备控制所述去交织设备在写时段中在将所述数据信号写入所述存储器的预定地址中的同时从所述预定地址读取先前写入的数据，所述控制设备还控制所述去交织设备在写禁止时段中停止将所述数据信号写入所述存储器的预定地址中，同时从所述预定地址读取所述先前写入的数据。
2.根据权利要求1所述的接收装置，其中，写入所述“a”个数据的时段被确定为一个单位；
所述写时段被预先确定为与所述N个数据相对应；并且
所述写禁止时段被预先确定为与所述一个单位内的(a-N)个数据相对应。
3.根据权利要求2所述的接收装置，其中，在所述一个单位中，与前N个数据相对应的时段被预先确定为所述写时段，并且与后(a-N)个数据相对应的时段被预先确定为所述写禁止时段。
4.根据权利要求1所述的接收装置，其中，所述接收装置遵循称为DVB-T.2的数字视频广播T.2。
5.根据权利要求1所述的接收装置，其中，所述数据信号经过了跨越多个LDPC码的块交织处理。
6.一种与包括去交织设备的接收装置一起使用的接收方法，所述去交织设备被配置为利用存储器对经过了交织处理的经LDPC编码的数据信号执行去交织处理，所述LDPC表示低密度奇偶校验，所述存储器具有能够存储多达“a”个数据的列，所述“a”为等于或大于1的整数，所述接收方法包括以下步骤：
如果所述数据信号以N个数据为单位被提供，所述N是小于所述“a”的整数，则控制所述去交织设备在写时段中在将所述数据信号写入所述存储器的预定地址中的同时从所述预定地址读取先前写入的数据；并且
控制所述去交织设备在写禁止时段中停止将所述数据信号写入所述存储器的预定地址中，同时从所述预定地址读取所述先前写入的数据。
7.一种接收系统，包括：
获取设备，被配置以使得如果经过了交织处理的经LDPC编码的数据信号通过信道被发送，则所述获取设备获取所述数据信号，所述LDPC表示低密度奇偶校验；
传输信道译码设备，被配置为对由所述获取设备通过所述信道获取的所述数据信号执行信道译码处理，所述信道译码处理至少包括用于对可能出现在所述信道上的错误进行纠正的处理，所述信道译码设备还输出经过如此处理的信号；以及
信息源译码处理设备或记录设备，所述信息源译码处理设备被配置为对从所述信道译码设备输出的信号执行信息源译码处理，所述记录设备被配置为将从所述信道译码设备输出的信号记录到记录介质中；
其中，所述传输信道译码设备包括
去交织设备，被配置为利用存储器对由所述获取设备获取的所述数据信号执行去交织处理，所述存储器具有能够存储多达“a”个数据的列，所述“a”是等于或大于1的整数，以及
控制设备，被配置为使得如果所述数据信号以N个数据为单位被提供，所述N是小于所述“a”的整数，则所述控制设备控制所述去交织设备在写时段中在将所述数据信号写入所述存储器的预定地址中的同时从所述预定地址读取先前写入的数据，所述控制设备还控制所述去交织设备在写禁止时段中停止将所述数据信号写入所述存储器的预定地址中，同时从所述预定地址读取所述先前写入的数据。
8.一种接收装置，包括：
去交织装置，用于利用存储器对经过了交织处理的经LDPC编码的数据信号执行去交织处理，所述LDPC表示低密度奇偶校验，所述存储器具有能够存储多达“a”个数据的列，所述“a”为等于或大于1的整数；以及
控制装置，用于如果所述数据信号以N个数据为单位被提供，所述N是小于所述“a”的整数，则控制所述去交织装置在写时段中在将所述数据信号写入所述存储器的预定地址中的同时从所述预定地址读取先前写入的数据，所述控制装置还控制所述去交织装置在写禁止时段中停止将所述数据信号写入所述存储器的预定地址中，同时从所述预定地址读取所述先前写入的数据。
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