CN101821843A - 用于半导体器件的凸块i/o接触体 - Google Patents
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- H01L2224/13116—Lead [Pb] as principal constituent
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- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
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- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13164—Palladium [Pd] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13166—Titanium [Ti] as principal constituent
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- H01L2224/13181—Tantalum [Ta] as principal constituent
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Abstract
一种将导体电气连接在基底(72)上,以及安装到所述基底的半导体器件(50)上的接触垫(54)上的凸块接触体。导电柱(60)的第一端实现所述柱到所述接触垫的电气接触和机械附着,其中所述柱从所述半导体器件向外突出。一种在预定的温度可回流焊以实现与所述导体的电气接触和机械附着的焊料冠(64)被放置为与所述柱的第二端轴向对准。一扩散阻挡层(62)将焊料凸起电气地并且机械地联结到所述柱的所述第二端,并且抵抗从所述柱到所述铜的焊料冠的第一端中的电迁移。一个扩散阻挡层采用被放置在所述柱和所述焊料冠之间的镍、钯、钛-钨、镍-钒或氮化钽的2-20微米厚控制层的形式。
Description
发明领域
本发明总地涉及用于电气连接基底和安装到所述基底的半导体器件的接触体。更具体地,本发明涉及在半导体器件的倒装芯片封装中使用的凸块接触体,来使半导体器件上的接触垫与安装有所述半导体器件的基底电气耦合。
发明背景
凸块接触体,通过消除电引线的使用来将半导体器件上众多接触垫的每一个连接到安装着所述半导体器件的支撑基底上对应的导体,而精简半导体器件的封装。无论是这样的电引线的薄弱质量,还是为了实现用于甚至单个半导体器件的必要的电气通信所需要的实质数量,均不是最佳地适于高效的工业制造过程。
另外,相对于使用电引线可获得的电气距离,半导体器件上的接触垫和支撑基底上的导体之间的凸块接触体显著地减小了所述接触垫和所述导体之间的电气距离。与这样的电引线相反,凸块接触体仅有单一的端部需要附着,并且通过凸块接触体实现的附着,较之在电引线的每个端部发生的附着在机械上明显更加坚固。
发明内容
本发明包括在半导体器件的封装中的改良。本发明的使用导致呈现增强的机械和电气可靠性的半导体封装。
根据本发明的一个方面,提供改进的凸块接触体,用所述凸块接触体来将基底上的导体电气连接到安装到所述基底的半导体器件上的接触垫。
本发明还涉及用于形成半导体器件上的接触垫与安装着所述半导体器件的支撑基底上的导体之间的电气连接的方法。
在此发明内容部分已概括地描述了本发明的某些特征和优点;然而,其他特征、优点和实施方案也在本文中给出,或者鉴于本发明的附图、说明书和权利要求书而将是明显的。相应地,应理解,本发明的范围不受此发明内容部分给出的特定特征的限制。
附图的简要描述
将参照在附图中所图示的本发明的示例性实施方案。所述附图意图为说明性的,而非限制性的。尽管在那些实施方案的上下文中概括地描述了本发明,但并不意图以此将本发明的范围限制为实施方案所描绘和描述的特定特征。
图1是半导体封装的示意性立视图,所述半导体封装包括半导体器件,支撑基底,及它们之间的一对凸块接触体;
图2是图1单个的凸块接触体的放大的示意性立视图,揭示图1半导体封装的额外的结构方面;
图2B是根据本发明的各种实施方案的多链路光学连接的图示;
图3A和3B是图2凸块接触体的主要部件的材料-对比对(materially-contrasting pair)之间界面的一部分的放大的图解描绘,图示了最初当图1的半导体封装的制造完成时,以及随后在使用一段时间之后,在所述界面发生的情况;
图4A-4J是使用本发明教导的第一方法中多个步骤按顺序排列的示意性立视图,所述方法用来实现支撑基底上的导体和安装在所述支撑基底上的半导体器件上的接触垫之间的电气连接;
图5A-5E是使用本发明教导的第二方法中多个步骤按顺序排列的示意性立视图,所述方法用来实现支撑基底上的导体和安装在所述支撑基底上的半导体器件上的接触垫之间的电气连接;
图6A-6C是使用本发明教导的第三方法中多个步骤按顺序排列的示意性立视图,所述方法用来实现支撑基底上的导体和安装在所述支撑基底上的半导体器件上的接触垫之间的电气连接;
图7A和7B一起给出在图4A-4J中,图5A-5E中以及图6A-6C中分别图示的制造方法中多个步骤的单个的综合性流程图;
图8是体现本发明教导的凸块接触体的主要部件的材料-对比对之间界面的高度放大的图解描绘;
图9A和9B是没有利用本发明教导而制造的凸块接触体的显微照片,图9A和9B一起提供对这样的凸块接触体中由电流产生的材料和结构变化的理解,图9A是未体现本发明教导而新制造的凸块接触体的显微照片,以及图9B是这样的凸块接触体在使用一段预定时间后的显微照片;
图10A和10B是根据本发明的教导制造的凸块接触体的显微照片,图10A和10B一起,并且通过与图9A和9B对比,提供对因本发明造成的在这样的凸块接触体中由电流导致的材料和结构变化的有益减少的理解,图10A是体现本发明教导的新制造的凸块接触体的显微照片,以及图10B是这样的凸块接触体在使用一段预定时间后的显微照片;
以及
图11是体现置于凸块接触体主要部件的材料-对比对之间的本创新技术的控制层在一段预定时间使用之后的高度放大的显微照片。
在目前情况下,已总结出过去在图中传统使用的用于描绘横截面的半导体结构的交叉影线将仅用来模糊、而非增强本文要传达的对本发明的理解。相应地,作为这样的传统实践的代替,在上述附图中,已放弃了结构的横截面交叉影线,而本文所描绘的所有结构已严谨地甚至冗余地通过参考符号标识。
优选的实施方案的详细描述
在以下描述中,为了解释的目的阐述了具体的细节,以提供对本发明的理解。然而,可以无需这些细节的一些或全部而实践本发明。下面描述的本发明的实施方案可以被并入许多不同的电气部件、电路、器件和系统。框图中示出的结构和器件是本发明的示例性实施方案的例子,并且不意图被用作藉以模糊本发明宽泛教导的托辞。图中部件之间的连接不意图被限制为直接连接。更确切地,部件之间的连接可以被调整、重构(re-fomatted)或者通过中间部件而以其他方式改变。
当说明书提及“一个实施方案”或“实施方案”时,意指与正被讨论的实施方案相关联而描述的特定特点、结构、特征或功能被包括在本发明的至少一个预期的实施方案中。由此,用语“在一个实施方案中”,在说明书中不同位置的出现,并不构成对本发明的单个实施方案的多重引用。
图1描绘典型的半导体封装的基本元件。图中,半导体封装10被示为包括具有接合表面14的支撑基底12,半导体器件16被安装到所述接合表面14。半导体器件16具有电气接入表面18,所述电气接入表面18被放置为平行于并且面向支撑基底12的接合表面14。基本相同的凸块接触体20在半导体器件16的电气接入表面18和支撑基底12的接合表面14之间延伸,将半导体器件16与支撑基底14电气耦合。
每个凸块接触体20包括一对材料-对比的主要部件。凸块接触体20的这些主要部件的第一个是导电柱22。柱22在其第一端24以这样的方式附着到半导体器件16的电气接入表面18,即柱22从电气接入表面18向着支撑基底12的接合表面14向外突出。位于柱22的自由(free)的或相反的第二端26的是凸块接触体20的第二主要部件焊料冠,所述焊料冠在预定的温度可回流焊以桥接柱22的第二端26和支撑基底12的接合表面14之间任何间隙。如图1所示,为桥接间隙,在柱22的第二端26处的焊料冠已假定为回流焊的焊料冠28的形式。
半导体器件16的电气接入表面18和半导体器件16的接合表面14之间未被凸块接触体20占据的空间由粘性填料(adhesive fill)30填满。粘性填料30增强支撑基底12和半导体器件16之间的互购(mutual purchase),支持每个凸块接触体20的结构完整性,并且将一个凸块接触体20上的信号与所有其他凸块接触体20上的信号电气绝缘。
图2是来自图1的单个凸块接触体20的放大视图,揭示半导体封装10的额外的结构方面。
首先,可以从图2认识到,柱22的第一端24不直接接合半导体器件16的电气接入表面18。更确切地,电气接入表面18承载接触垫32,所述接触垫32以未图示的方式与半导体器件16中合适的结构电气通信。然后,凸块接触体20的柱22实际实现与接触垫32的直接电气接触和机械附着。
相似的结构布置在凸块接触体20的相反端是明显的。图2揭示凸块接触体20的回流焊的焊料冠28不直接接合支撑基底12的电气接入表面18。反而是,电气接入表面18承载导体34,所述导体34以未图示的方式与支撑基底12中合适的结构电气通信。然后,凸块接触体20的回流焊的焊料冠28实际实现与导体34的直接电气接触和机械附着。
在回流焊的焊料冠28附近,导体34的表面可以被提供有薄的焊剂涂层36,所述焊剂涂层36帮助回流焊的焊料冠28达到对导体34的电气接触和机械附着。尽管如此,即使当使用涂层(如焊剂涂层36)时,通过所述焊剂涂层由回流焊的焊料冠实现的电气接触和机械附着将被认为是,并且将在本文被称为,在回流焊的焊料冠和导体之间直接实现的电气接触和机械附着,就像所述焊剂涂层不存在一样。
回流焊的焊料冠28在第一端38和远离第一端的回流焊端40之间延伸,所述第一端38附着到柱22的第二端26。最终构成回流焊的焊料冠28的先行(antecedent)材料,最初仅附着于柱22的第二端26,并且不附着于任何其他结构,因此被固定到可以被认为是凸块接触体20的末端(tip)。在图2所示半导体封装10的部件的组装过程中,在凸块接触体20末端的该先行材料被置为接近导体34,并被加热到足以导致所述先行材料变软的预定温度。当该附着到柱22的第二端26的先行材料的部分保留这样附着而变成回流焊的焊料冠28的第一端38时,热软化的先行材料的余料(balance)从柱22的第二端26向导体34垂沉(sag away)并且与导体34接触,最终呈现回流焊的焊料冠28的回流焊端40的形状。
对本发明有重要意义的是凸块接触体20在界面42附近的区域,在界面42,柱22的第二端26接触回流焊的焊料冠28的第一端38。图3A和3B中以放大的细节示出界面42在凸块接触体20右边缘的部分。在图3A和3B中粘性填料30已被忽略,以方便地示出凸块接触体20的右边。
图3A和3B清楚地图示了已发现在界面(如界面24)附近产生的所选择的有问题的材料和结构变化。这些结构变化是由于构建柱(如柱22)的金属与毗连结构的焊料(如回流焊的焊料冠28)中通常含有的金属合金成分的对比材料材质而发生的。
一些所述结构变化,或是在制造过程中,或仅仅由于结构中被置为持久接触的不同材料的对比材质,而自然产生的。为了本发明讨论的目的,这样的自然结构变化不显著损害凸块接触体的可靠性或功能性,并因此被认为是良性的。尽管如此,另外的结构变化是由使用过程中预期的通过凸块接触体的电流传导导致的。并不是所有这样的电流诱导结构变化都类似地为良性;恰恰相反,许多是高风险的。本发明针对的是在凸块接触体(如凸块接触体20)中这样有问题的电流诱导结构变化的预防。
图3A中,紧接着凸块接触体20的制造,界面42被显示为在柱22的第二端26和回流焊的焊料冠28的第一端38之间。构建柱22的金属与毗连的回流焊的焊料冠28中通常含有的金属合金成分的对比材料材质已经在凸块接触体20中产生各种自然的结构变化,尽管如此,所述这些自然的结构变化被认为是良性的。这些良性的自然结构变化之一将在进行到图3B之前被研究。
柱,如凸块接触体20的柱22,最通常由铜(Cu),以及偶尔由金(Au)制作。焊料冠(如凸块接触体20的回流焊的焊料冠28)中使用的焊料,是主要由锡(Sn)和铅(Pb),连同各种其他金属元素,如锑(Sb)、铋(Bi)和银(Ag)构成的可熔性锡基合金。无铅焊料组合物存在于锡(Sn)占主导连同各种痕量的锑(Sb)、铋(Bi)和银(Ag)的焊料组合物中。在图3A和3B中,为了讨论的目的,将假设柱22是由铜(Cu)构成的,并且回流焊的焊料冠28是由以锡(Sn)为主要成分的无铅焊料构成的。
在柱22中的铜(Cu)与回流焊的焊料冠28中的锡(Sn)的界面42,以箭头显示的自然扩散NDCu发生出自于柱22的铜(Cu),穿过界面42,并且进入回流焊的焊料冠28的紧邻部分。由此,杂混的金属间化合物相43在邻近界面42的回流焊的焊料冠28中回流焊的焊料凸起20的材料基体内不经意地生成(develop)。杂混的金属间化合物相43具有相对均匀的厚度T43,所述厚度T43被测量为垂直于界面42到回流焊的焊料冠28。杂混的金属间化合物相43延伸到回流焊的焊料冠28中,达到图3A中为了方便而以虚线显示为线状的下边缘44的不规则边界。杂混的金属间化合物相43的下边缘44位于非常接近界面42。
杂混的金属间化合物相43由来自柱22的铜(Cu)构成,所述铜分布穿过回流焊的焊料冠28的焊料中的锡(Sn)。由于在制造过程中当回流焊的焊料冠28的先行焊料材料被加到柱22时在界面42施用的热,以及在制造之后简单地由于结构(如凸块接触体20)中铜(Cu)区域与锡(Sn)区域的持久接触,所述铜(Cu)扩散进入回流焊的焊料冠28。当以这样的方式生成时,杂混的金属间化合物相43在尺寸上是稳定的,代表在柱22和回流焊的焊料冠28之间建立的原子晶体平衡态的大小程度。图3A中示出的此尺寸的杂混的金属间化合物相43的存在没有导致凸块接触体20在机械脆度或在电阻率中的显著不良改变。
然而,所述平衡因凸块接触体20传导电流的应用,或因凸块接触体20再度暴露于极端高温而被破坏。杂混的金属间化合物相43中这种平衡的破坏的后果在图3B中被描绘。那些后果的一些可以足以严重到导致凸块接触体20中毁灭性的结构破坏。
图3B中,用箭头示意性地显示电流I20通过凸块接触体20从柱22和半导体器件16流到回流焊的焊料冠28和支撑基底12。随着电流I20穿过界面42,杂混的金属间化合物相43在尺寸上变得不稳定。这导致界面42附近进一步的材料和结构变化,所述这些变化降低凸块接触体20的电气和机械性能。新出现的且不合期望的金属间化合物相在界面42附近形成,所述金属间化合物相呈现相反功能的电气和机械性质。这些不合期望的金属间化合物相的一些甚至还包括在界面42附近的凸块接触体20的材料基体中的空隙。
根据本发明的教导,当凸块接触体20被用于传导电流I20时,发生铜(Cu)从柱22穿过界面42进入回流焊的焊料冠28中的杂混的金属间化合物相43的快速且相当大量的诱导扩散IDCu,以箭头显示。杂混的金属间化合物相43扩大。其下边缘44以图3B中所提示的方式通过与杂混的金属间化合物相43的厚度T43相关联的尺寸线移动深入到回流焊的焊料冠28中。
最终,杂混的金属间化合物相43变为被铜(Cu)饱和,并且不能进一步生长。通过凸块接触体20的电流I20的继续传导,然后以在图3B中通过箭头指示的诱导扩散IDSn的形式开始出自于在回流焊的焊料冠28中杂混的金属间化合物相43的、穿过界面42,并且进入柱22的锡(Sn)的反扩散。
在这些情况下,发生不合期望的铜(Cu)和锡(Sn)的金属间化合物相的形成,其与杂混的金属间化合物相不同,而是呈现脆的材料性质和对电流I20传导的增加的阻力两者。
脆的金属间化合物相的形成显著地减小耐热-机械疲劳性和耐机械冲击性,导致界面42附近的过早开裂,并减少凸块接触体20的结构可靠性。这些金属间化合物相中增加的电阻率导致凸块接触体20作为互连的电气功能中的不可靠性。其次,凸块接触体20中较高的电阻率导致通过所述接触体传导的任何电流I20在界面42附近的凸块接触体20的材料基体中产生相当大量的热。以正反馈的方式,这样的热加速了不合期望的金属间化合物相的形成。
这些不合期望的金属间化合物相不均匀地分布贯穿于凸块接触体20,或彼此分离。尽管如此,为了清楚,在图3B中主要类型的有害的金属间化合物相以分离的层次(strata)描绘。
这些层次的第一个是杂混的金属间化合物相45,其在柱22中接近界面42生成,并且由分布在铜(Cu)中的锡(Sn)构成。不幸的是,杂混的金属间化合物相45不合期望地是脆的,并且不合期望地抵抗电流I20的传导。
凸块接触体20中还产生第二层次的有害的金属间化合物相,使凸块接触体20不能使用。如此描绘的是疏散的金属间化合物相46,其在回流焊的焊料冠28中接近界面42生成。疏散的金属间化合物相46包括多个细空隙48。在回流焊的焊料冠28中的杂混的金属间化合物相43中的锡(Sn)在扩展的基础上扩散穿过界面42到柱22中时,空隙48产生。由于出自于杂混的金属间化合物相43的锡(Sn)的诱导扩散IDSn,而在柱22中的杂混的金属间化合物相45建立之后,生成疏散的金属间化合物相46。
疏散的金属间化合物相46中空隙48的存在以两种方式损害凸块接触体20的可靠性。第一,空隙48致使疏散的金属间化合物相46机械地变脆。第二,空隙48物理地缩减凸块接触体20在界面42的电导性横截面积。这增加了电阻率,并且相应地,加速了与电流I20的传导相关联的凸块接触体20的材料基体中的加热速率。
根据本发明的一个方面,凸块接触体,如图3A和3B中所图示的凸块接触体20,被提供有稳定化装置,用于在使用凸块接触体20的半导体封装的操作过程中,延迟脆的金属间化合物相在界面42附近的形成。执行该功能的结构位于柱22的第二端26和回流焊的焊料冠28的第一端38之间,并且在制造凸块接触体20时被置于那里。
通过举例的方式,根据本发明的教导的稳定化装置的一种形式采用柱22的选择的化学成分电迁移进入回流焊的焊料冠28的第一端38的阻挡层的形式。柱22的选择的化学成分最通常为铜(Cu),或者偶尔为金(Au)。根据本发明,所述阻挡层是置于柱22的第二端26和回流焊的焊料冠28的第一端38之间的材料的控制层。所述阻挡层的材料选自由镍(Ni)、钯(Pd)、氮化钽(TaN)、钛-钨(Ti-W)的合金以及镍-钒(Ni-V)的合金组成的组。所述控制层的厚度不是实质性的,优选地在从约5微米到约10微米的范围内。
示例性的第一方法,将参照图4A-4J中给出的按顺序排列的示意性立视图被描述,通过该方法,这样的控制层可以被制造在凸块接触体(如凸块接触体20)中,然后被用于实现支撑基底和安装在所述支撑基底上的半导体器件之间的电气连接。
图4A中,显示半导体器件50,并确定其电气接入表面52。在电气接入表面上安放接触垫54,所述接触垫54以未图示的方式与半导体器件50中合适的结构电气通信。为开始形成接触垫54和要被安装半导体器件50的支撑基底之间的电气连接,电气接入表面52和接触垫54被覆盖以光致抗蚀剂层56。如图4B中所图示,井58被形成通过光致抗蚀剂层56到接触垫54。
在图4C中,构造开始于电气地并机械地附着到接触垫54的凸块接触体。井58的底部被填充以材料,如铜(Cu)或金(Au),以产生接触垫54上直立的柱60。柱60因此具有暴露的端部表面61,其经由井58可接入。
然后,如图4D中所示,控制层62通过井58被施加到柱60的暴露的端部表面61。这是以举例而非限制的方式,通过使用选自由电镀、无电镀和气相沉积组成的组的方法完成的。控制层62由这样的材料构成,所述材料能够抵抗一种或更多种选择的化学成分电迁移出柱60进入在井58中正被制造的凸块接触体的多个部分,并且在制造的后续步骤中要被添加至所述凸块接触体。以举例而非限制的方式,控制层62意图抵抗铜(Cu)电迁移出柱60。然后,相应地,以举例而非限制的方式,控制层62的材料选自由镍(Ni)、钯(Pd)、氮化钽(TaN)、钛-钨(Ti-W)的合金以及镍-钒(Ni-V)的合金组成的组。
控制层62的厚度T62必须足以达到其预期的目的。因此,通过举例的方式,控制层62的厚度T62在从小至约2微米到大至约20微米的范围变化。控制层62的更大的厚度T62未必会减损控制层62的预期功能,而可能因为与制造方法学或与正被构建的半导体封装的建筑学相关的原因,而是不合期望的。可替换地,通过举例的方式,控制层62的厚度T62在从约3.5微米到约15微米,或更窄地,从约5微米到约10微米的范围变化。
然后如图4E中所示,使用镀焊技术,将可回流焊焊料冠64安装在控制层62上。其他的安装技术也是可接受的,并且随后将图示另外的这样的技术。典型地,制成可回流焊焊料冠64的焊料是可熔性锡基合金,其主要由锡(Sn)和铅(Pb),连同各种其他金属元素,如锑(Sb)、铋(Bi)和银(Ag)构成。无铅焊料组合物存在,并且针对在形成可回流焊焊料冠64的应用中是可接受的。所述无铅焊料组合物中,锡(Sn)占主导,连同各种痕量的,例如,锑(Sb)、铋(Bi)、铜(Cu)、银(Ag)及其他。柱60、控制层62以及可回流焊焊料冠64的集合装配将在下文被称为凸块接触体66,尽管在凸块接触体66被实际用于将半导体器件50电气连接到支撑基底之前,将对凸块接触体66的结构实施进一步的修饰。
如图4F中所示,光致抗蚀剂层56的所有剩下的部分被从半导体器件50的电气接入表面52移除,使得凸块接触体66以独立式结构从半导体器件50突出,基本上垂直于其电气接入表面52。可选地,但如图4G中所图示的,半导体器件50的整体,尤其包括凸块接触体66,通过环境加热(ambient heating)而被加温,所述环境加热足以软化可回流焊焊料冠64的焊料并且允许可回流焊焊料冠64再形成圆形可回流焊焊料冠68。
图4H描绘支撑基底72,来自图4G的半导体器件50要被安装并电气连接到所述支撑基底72。支撑基底72的接合表面74也被确认。接合表面74承载导体76,导体76被焊剂涂层78覆盖顶部。导体76以未图示的方式与支撑基底72中合适的结构电气通信。半导体器件50被放置为接近支撑基底72,其中凸块接触体20在半导体器件50和支撑基底72之间,并且其中圆形的可回流焊焊料冠68接触支撑基底72上的导体76。
如图4I中所示,支撑基底72和半导体器件50的整体装配被加温到足以软化圆形的可回流焊焊料冠68的焊料,并且允许圆形的可回流焊焊料冠68代表凸块接触体20达到电气地并且机械地与支撑基底72上的导体76回流焊附着。如是重新配置的焊料采取回流焊的焊料冠70的形式。
最后,如图4J中所示,粘性填料82被用于填满在半导体器件50的电气接入表面52和半导体器件72的接合表面74之间未被凸块接触体66占据的空间。产生完成的半导体封装84。
在图5A-5E中给出的按顺序排列的示意性立视图中,图示了用于实现支撑基底和安装在所述支撑基底上的半导体器件之间的电气连接的第二示例性方法。所述第二方法使用焊球附着来将可回流焊焊料冠安装在控制层上,如在第一方法中所创建的控制层62上。在切实可行的范围内,来自第一方法的附图标记将被用来标识图5A-5E中所描绘的第二方法中出现的相同的或大致相同的结构。
图5A中所示的是半导体器件50,以及凸块接触体的一些起始部分已被构建于其上的接触垫54。凸块接触体的这些起始部分包括柱60和置于其上的控制层62。与前面公开的第一方法中的图4C相反,控制层62的暴露的表面96与光致抗蚀剂层56的顶表面平齐。
如图5B中所示,圆形的焊料球90被安装在控制层62的暴露的表面96上,使凸块接触体92完整。光致抗蚀剂层56被移除,如图5C中所示。随即,如图5D中所示,半导体器件50被放置为接近支撑基底72,其中凸块接触体92在半导体器件50和支撑基底72之间,并且其中焊料球90接触支撑基底72上的导体76。
图5D中所示的支撑基底72和半导体器件50的装配的整体被加温到足以软化焊料球90的焊料并且允许焊料球90代表凸块接触体92达到电气地并且机械地与支撑基底72上的导体76回流焊附着。如是重新配置的焊料采取图5E中所示的回流焊的焊料冠94的形式。粘性填料82被用于填满在半导体器件50的电气接入表面52和支撑基底72的接合表面74之间未被凸块接触体92占据的空间。产生完成的半导体封装94。
在图6A-6C中给出的按顺序排列的示意性立视图中,图示了用于实现支撑基底和安装在所述支撑基底上的半导体器件之间的电气连接的第三示例性方法。在以上讨论的第三方法中所创建的控制层(如控制层62)上,所述第三方法使用呈现非圆形的其他任何形式的可回流焊焊料冠。在切实可行的范围内,来自第一方法的附图标记将被用来标识图6A-6C中所描绘的第三方法中出现的相同的或大致相同的结构。
图6A中所示的是半导体器件50和接触垫54,凸块接触体100的所有部分已被构建于接触垫54上。这些部分包括柱60、可回流焊焊料冠64以及被夹在其间的控制层62。
如图6B中所示,没有在第一方法的图4G中所描绘类型的进一步加工,半导体器件50被放置为接近支撑基底72,其中凸块接触体100在半导体器件50和支撑基底72之间,并且其中可回流焊焊料冠64接触支撑基底72上的导体76。
图6B中所示的支撑基底72和半导体器件50的装配的整体被加温到足以软化可回流焊焊料冠64的焊料并且允许可回流焊焊料冠64代表凸块接触体100达到电气地并机械地与支撑基底72上的导体76的回流焊附着。如是重新配置的焊料采取图6C中所示的回流焊的焊料冠102的形式。粘性填料82被用于填满在半导体器件50的电气接入表面52和支撑基底72的接合表面74之间未被凸块接触体100占据的空间。产生完成的半导体封装104。
图7A和7B一起给出在图4A-4J中图示的第一制造方法,图5A-5E中图示的第二制造方法,以及图6A-6C中图示的第三制造方法中多个步骤的单个的综合性流程图。
图7A中,所有方法以共同的一套步骤开始,所述步骤被概念性地分组为虚线子例程方框110。执行包括在子例程方框110中的步骤的总体结果是具有第一和第二极端的导电柱的构建,以及所述柱的第一端到半导体器件上的接触垫的电气且机械附着。具体地,那些步骤,如在过程方框112中所指示的,由以光致抗蚀剂层覆盖接触垫和承载所述接触垫的半导体器件的表面开始。然后,如在过程方框114中所指示的,在接触垫的光致抗蚀剂层中形成井。最后,如在过程方框116中所指示的,形成凸块接触体的柱的材料,如铜(Cu)或金(Au)被沉积在所述井的底部。
然后在虚线子例程方框120中,进行若干可替换的步骤之一。执行子例程方框120中任一所述可替换的步骤的结果是对柱的第二端施加导电控制层,所述控制层由能够抵抗铜(Cu)电迁移出所述柱的第二端并进入可回流焊焊料冠中的电迁移的材料构成。该总体目标或者通过电镀过程方框122中所指示的材料,或者通过无电镀过程方框124中所指示的材料,或者通过使用过程方框126中所要求的材料的气相沉积来完成。
然后,在图7B中,所述方法在虚线子例程方框130中继续,所述方框130包括一对可替换的子-子例程,每个包含多个方法步骤。在一个子-子例程中,多个方法步骤之一是可选的。执行子例程方框130内的子-子例程的任一个的总体结果是控制层上可回流焊焊料冠的安装,所述控制层更早被施加到所述柱的第二端。该总体目标或者通过如细虚线子-子例程方框132中所提出的在控制层上镀覆冠的材料,或者通过如细虚线子-子例程方框134中所提出的在控制层上附着冠的材料来完成。
在子-子例程132的镀覆选项中,方法步骤如在过程方框136中所指示的,通过在控制层上沉积一冠材料的层开始,所述控制层更早被施加到所述柱的第二端。然后,如过程方框138中所指示的,光致抗蚀剂层从接触垫,以及承载所述接触垫的半导体器件的表面被移除。最后,所述装配被加热,以允许所述冠材料的层回流焊为圆形冠,如过程方框140中所提出的。然而,由于所描绘的方法步骤的剩余步骤可以使用不是圆形的冠材料层成功地进行,过程方框140的方法步骤是可选的。
在子-子例程方框134的附着选项中,方法步骤如过程方框142中所指示的通过将冠材料的球放置在控制层上而开始,所述控制层更早地被施加到所述柱的第二端。然后,如在过程方框144中所指示的,光致抗蚀剂层从接触垫和承载所述接触垫的半导体器件的表面被移除。
一旦可回流焊焊料冠被安装到控制层上,如子例程方框130中所要求的,所描绘的方法在虚线子例程方框150中继续,所述方框150包括一对可替换的方法步骤。要使用的可替换的方法步骤根据在实际进行的先行方法步骤中是否生产了圆形冠来确定。进行子例程方框150内的任一可替换的方法步骤的结果是将半导体器件接近支撑基底放置,其中柱在半导体器件和支撑基底之间,并且其中冠材料接触支撑基底上的导体。如果在先行方法步骤中生产的冠不是圆形的,则如过程方框152中所指示的,导体被冠材料的层接触。另一方面,如果在先行方法步骤中生产的冠是圆形的,则如过程方框154中所指示的,导体反而是被圆形的冠材料接触。
图7B中,所有所描绘的方法以一套按顺序进行的共有步骤结束。首先,如过程方框160中所指示的,半导体器件和支撑基底以及二者之间的柱的装配被充分加热到足以使冠代表凸块接触体电气地并机械地产生与支撑基底上的导体回流焊附着。然后,如过程方框170中所指示的,施加粘性填料,以填满在半导体器件和支撑基底之间未被凸块接触体占据的空间。产生体现本发明教导的完成的半导体封装。
图8是体现本发明教导的凸块接触体中主要部件的材料-对比对之间界面区域的高度放大图解描绘。如此显示的是凸块接触体180位于导电柱182处,并且在导电柱182(例如由铜(Cu)或金(Au)构建)和回流焊的焊料冠183(由含有锡(Sn)的焊料合金构建)之间。图8中未显示的柱182的端部代表柱182的一个端部实现到半导体器件的电气接触和机械附着,所述半导体器件也未出现在图8中。类似地,图8中未显示的回流焊的焊料冠183的端部,代表柱182的相反端部实现到支撑基底的电气接触和机械附着,所述支撑基底也不在图8中。
位于柱182(出现在图8中)的端部182和回流焊的焊料冠183(出现在图8中)的端部185之间的是根据本发明的教导制造和配置的控制层186。控制层186起阻挡层的作用,用来延迟铜(Cu)从柱182到回流焊的焊料冠183中的扩散。以此方式,尽管凸块接触体180的使用是来传导电流I180的(在图8中用箭头表示)控制层186仍然还是使凸块接触体180的结构和电气性质稳定,。因此,控制层186是从选自由镍(Ni)、钯(Pd)、氮化钽(TaN)、钛-钨(Ti-W)的合金以及镍-钒(Ni-V)的合金组成的组的材料构建的。控制层186具有在从约5微米到约10微米范围变化的厚度T186。
尽管相对地薄,控制层186必定具有被固定到柱182的端部182的第一侧187,和被固定到回流焊的焊料冠183的端部185的第二侧188。在电流I180通过凸块接触体180的传导过程中,控制层186在柱182和回流焊的焊料冠183之间的存在,延迟了铜(Cu)离开其在柱182中的原始制造位置并进入回流焊的焊料冠183的端部185中的迁移位移。以此方式,抵抗了凸块接触体180的材料基体内不合期望的金属间化合物相(例如在图3B中所描绘的)的形成。由此,柱182中没有生成由分布在铜(Cu)中的锡(Sn)构成的杂混的金属间化合物相,并且回流焊的焊料冠183中也没有生成含有空隙的疏散的金属间化合物相。
剩下的图是实际的从组装的半导体封装提取并且在切开之后获取的凸块接触体使用扫描电子显微镜的显微照片。
图9A和9B是没有利用本发明的教导制造的凸块接触体的显微照片。图9A和9B一起尤其提供了在这样的凸块接触体中由电流产生的不合期望的材料和结构变化的直观理解。
图10A和10B是根据本发明的教导制造和配置的凸块接触体的显微照片。图9A和9B一起提供了由本发明引起的,在这样的凸块接触体中,由电流导致的在不合期望的材料和结构变化方面的大幅减少的直观理解。图11是体现本发明的另一种凸块接触体的部分在持续使用之后高度放大的视图。
图9A描绘为体现本发明教导的未使用的、新制造的凸块接触体190a。凸块接触体190a连接半导体器件194上的接触垫192与支撑基底(未包括在图9A中)上的导体196。导体196被焊剂涂层198覆盖顶部。半导体器件194和承载导体196的支撑基底之间未被凸块接触体190a占据的空间被粘性填料200填满。
凸块接触体190a包括一对材料-对比的主要部件:由铜(Cu)制成的导电柱202以及由主要含锡(Sn)和银(Ag)的无铅焊料合金制成的回流焊的焊料冠204。以透视图的方式,柱202具有跨越在粘性填料200的区域之间的凸块接触体190a测量的、等于约120微米的直径。与凸块接触体190a对准测量的,从接触垫192到回流焊的焊料冠204的柱202的高度等于约80微米。
柱202对回流焊的焊料冠204的靠接定义了二者之间的界面206,界面206在图9A中被反复确认。图9A中显示了一对穿过粘性填料200的区域之间的回流焊的焊料冠204延伸到粘性填料200的两者之中的任一侧的不规则暗线。这些暗线是分别在凸块接触体190a的制造以及凸块接触体190a到导体196的附着过程中,在回流焊的焊料冠204的材料基体内无意产生的各自的杂混的金属间化合物相的每个边界。
这些边界的第一个是杂混的金属间化合物相208,其在回流焊的焊料冠204中邻近界面206生成。杂混的金属间化合物相208由来自柱202的铜(Cu)构成,所述铜分布在回流焊的焊料冠204的焊料中的金属元素中。在凸块接触体190a作为被固定到半导体器件194的结构的制造过程中,当回流焊的焊料冠204的先行焊料材料被施加到柱202时,由于在界面206施用的热,铜(Cu)扩散到回流焊的焊料冠204中。杂混的金属间化合物相208没有导致凸块接触体190a的机械脆度或电阻率的显著不良改变。
另一个杂混的金属间化合物相是在回流焊的焊料冠204中邻近导体196上的焊剂涂层198生成的杂混的金属间化合物相210。杂混的金属间化合物相210由来自导体196的铜(Cu)和来自焊剂涂层198的锡(Sn)构成,所述铜和锡分布在回流焊的焊料冠204的焊料中的金属元素中。当回流焊的焊料冠204的先行焊料材料被加温到足以使凸块接触体190a回流焊附着到导体196时,由于在导体196上和在焊剂涂层198上施用的热,铜(Cu)和锡(Sn)扩散到回流焊的焊料冠204中。杂混的金属间化合物相210没有导致凸块接触体190a的机械脆度或电阻率的显著不良改变。
图9B描绘了凸块接触体190b,与图9A中的凸块接触体190a一样,没有体现本发明的教导。凸块接触体190b和凸块接触体190a不是实际的单个凸块接触体,而都是使用相同的材料,以基本上同样的制造过程被制造成相同的规格。因此,为任何实用比较的目的,凸块接触体190b和凸块接触体190a都在结构上是同样的。在切实可行的范围内,同样的附图标记将被用来标识凸块接触体190b和凸块接触体190a中对应的结构。
然而,不同于凸块接触体190a,凸块接触体190b既不是新制造的也不是未使用的。与之相反,凸块接触体190b经受等于约0.5安培的电流I190的大致为800小时的传导通过。
以此方式使用凸块接触体190b产生其材料结构中的许多改变。这些改变中的几个(对凸块接触体190b总体的材料和电气可靠性相对有益的),将通过给予图9B中凸块接触体190b中的回流焊的焊料冠204和图9A中未使用的凸块接触体190a中的回流焊的焊料冠204之间外观的对比的最初的关注,而被讨论。
例如,在凸块接触体190b中,杂混的金属间化合物相208被实质性地增大了,从界面206到回流焊的焊料冠204更深处延伸其自身。杂混的金属间化合物相210也在程度上生长,但较不显著,从导体196向回流焊的焊料冠204中略微前进。然而,每一个的膨胀都是向回流焊的焊料冠204右边缘比向左边缘更快。另外,图9A中的凸块接触体190a的回流焊的焊料冠204中所呈现的锡(Sn)和银(Ag)的相对均匀的混和物,由于银(Ag)扩散到其他区域中,而在被定域的区域中被破坏。由此,锡(Sn)的几乎纯的区域212在回流焊的焊料冠204的左边缘和中间生成。然而,纯的区域212和杂混的金属间化合物相208、210的存在和生长,不导致机械脆度或电阻率的显著的不合期望的改变。
另一方面,图9B中凸块接触体190b与图9A中凸块接触体190a的进一步对比揭示了颇为有害的额外的材料和电气改变。
第一,基本上均匀厚度的杂混的金属间化合物相214在柱202中邻近界面206生成。金属间化合物相214由分布在铜(Cu)中的锡(Sn)构成。杂混的金属间化合物相214由于电流I190穿过界面206的传导,以及造成的锡(Sn)扩散出杂混的金属间化合物相210,穿过界面206,并且到柱202中的反扩散而产生。不幸地,杂混的金属间化合物相214不合期望地脆,并且不合期望地抵抗电流I190的传导。
第二,许多细空隙216在回流焊的焊料冠204中邻近杂混的金属间化合物相208中的界面206生成。这具有将有益的杂混的金属间化合物相208的一部分转化为有害的疏散的金属间化合物相218的效果。空隙216在来自柱202的铜(Cu)实质性位移到杂混的金属间化合物相208(其使回流焊的焊料冠204被铜(Cu)饱和)之后产生,并且迫使来自杂混的金属间化合物相208的锡(Sn)反扩散到柱202中。
疏散的金属间化合物相218中的空隙216以两种方式削弱凸块接触体190b的可靠性。第一,空隙216致使疏散的金属间化合物相218机械上变脆。第二,空隙216物理地缩减凸块接触体190b在界面206附近的导电性横截面积。每当电流I190传导时,增加的电阻率相应地加速了凸块接触体190b被加热的速率。
图10A描绘已被制造的未使用的、新制造的凸块接触体220a,并且所述凸块接触体220a是根据本发明的教导的结构。凸块接触体220a连接半导体器件上的接触垫222和支撑基底上的导体226。半导体器件和支撑基底均未包括在图10A中。导体226被焊剂涂层228覆盖顶部。半导体器件和支撑基底之间未被凸块接触体220a占据的空间被粘性填料230填满。
凸块接触体190a包括一对材料-对比的主要部件:由铜(Cu)制成的导电柱232;以及由主要含锡(Sn)和银(Ag)的无铅焊料合金制成的回流焊的焊料冠234。为了提供全貌,使用每段100微米增量的尺寸比例被包含在图10A的右下边。
位于柱232和回流焊的焊料冠234之间的是根据本发明教导制造和配置的控制层236。控制层236由镍(Ni)构建,由此充当阻挡层,用来延迟铜(Cu)从柱232到回流焊的焊料冠234中的扩散。以此方式,尽管使用凸块接触体220a来传导电流,控制层236还是仍然使凸块接触体220a的结构和电气性质稳定化。控制层236具有至少约20微米的厚度T190。尽管相对地薄,控制层236必定具有被固定到柱232的第一侧238,和被固定到回流焊的焊料冠234的第二侧240。
在凸块接触体220a到导体226的附着过程中,在图10A的回流焊的焊料冠234的材料基体242内无意地产生杂混的金属间化合物相。
所述杂混的金属间化合物相是在回流焊的焊料冠204的材料基体242中邻近导体226上的焊剂涂层228生成的杂混的金属间化合物相244。杂混的金属间化合物相244由来自导体226的铜(Cu)和来自焊剂涂层228的锡(Sn)构成,所述铜和所述锡分布在回流焊的焊料冠234的焊料中的金属元素中。当回流焊的焊料冠234的先行焊料材料被加温到足以使凸块接触体220a能够回流焊附着到导体226时,所述铜(Cu)和所述锡(Sn)由于被施用在导体226上和焊剂涂层228上的热,而扩散到回流焊的焊料冠234中。杂混的金属间化合物相244没有导致凸块接触体220a在机械脆度或电阻率方面的显著不良改变。
图10B描绘凸块接触体220b,所述凸块接触体220b将半导体器件246上的接触垫222与支撑基底248上的导体226电气地并机械地互连。类似于图10A中的凸块接触体220a,凸块接触体220b体现本发明的教导。
凸块接触体220b和凸块接触体220a不是实际的单个凸块接触体,而都是使用相同的材料,以基本同样的制造过程被制造成相同的规格。因此,为任何实用比较的目的,凸块接触体220b和凸块接触体220a都在结构上是同样的。在切实可行的范围内,同样的附图标记将被用来标识凸块接触体220a和凸块接触体220b中对应的结构。
然而,不同于凸块接触体220a,凸块接触体220b既不是新制造的也不是未使用的。与之相反,凸块接触体220b经受等于约0.5安培的电流I220的大致为3700小时的传导通过。
以此方式使用凸块接触体220b仅产生其材料结构中的些微改变。然而,这些改变中的一个,将通过给予图10B中凸块接触体220b中的回流焊的焊料冠234的材料基体242外观和图10A中未使用的凸块接触体220a中的回流焊的焊料冠234的材料基体242外观之间的对比的最初的关注,而被讨论。
例如,在凸块接触体220b中,杂混的金属间化合物相244在程度上生长,略微均匀地从导体226前进,穿过凸块接触体190b,到回流焊的焊料冠234的材料基体242中。然而,杂混的金属间化合物相244的存在和生长,不导致机械脆度或电阻率的显著的不合期望的改变。
图10B中凸块接触体220b与图10A中凸块接触体220a的进一步对比没有揭示在图9B的凸块接触体190b中观察到的归因于电流I190的传导的显著有害的材料或电气改变。凸块接触体190b中产生的有害的改变,相对于在未使用的凸块接触体190a中的那些,增加了脆度和电阻率。显著地,尽管传导通过凸块接触体190b的电流I190和传导通过凸块接触体220b的电流I220在量级上相等,通过凸块接触体220a的电流传到的持续时间则比通过凸块接触体190b的电流传导的持续时间大四倍还要多。依然,凸块接触体220b中没有可检测的显著有害改变。
在电流I220通过凸块接触体220的传导过程中,柱232和回流焊的焊料冠234之间控制层236的存在,延迟铜(Cu)从铜在柱232中最初制造位置离开以及进入回流焊的焊料冠234的电诱导迁移位移。以此方式,抵抗了凸块接触体220的材料基体内不合期望的金属间化合物相(例如在图3B和在图9B中所描绘的)的形成。由此,柱232中没有生成由分布在铜(Cu)中的锡(Sn)构成的杂混的金属间化合物相,并且回流焊的焊料冠234中也没有生成含有空隙的疏散的金属间化合物相。
作为这些涉及创新技术的结论的进一步证实,图11给出体现本创新的技术的具有镍(Ni)控制层252的凸块接触体250右缘部分的高度放大的显微照片,所述镍控制层252被置于凸块接触体250的主要部件的有问题的材料-对比对之间。使用凸块接触体250来传导等于约0.5安培的电流I250大致为3700小时。为了提供全貌,使用每段以20微米增量的尺寸比例被包含在图11的右下边。所述尺寸比例实际上指示图11中凸块接触体250的部分的放大率是图10B中凸块接触体190b的放大率的大致五倍。
因此,图11所示的是控制层252的第一面254。控制层252的第一面254被由铜(Cu)构成的柱258毗连。控制层252在与第一面254相反的控制层252的侧边的面被回流焊的焊料冠260的锡(Sn)和银(Ag)焊料合金毗连。还出现的是围绕凸块接触体250的粘性填料262。
在凸块接触体250的制造过程中,在回流焊的焊料冠260的材料基体中无意地生产了杂混的金属间化合物相。薄的杂混的金属间化合物相256在邻近控制层252的回流焊的焊料冠204中生成。杂混的金属间化合物相256由来自控制层252的镍(Ni)构成,所述镍(Ni)分布在回流焊的焊料冠260的焊料中的金属元素中。所述镍(Ni)在作为固定半导体器件的结构的凸块接触体250的制造过程中,当回流焊的焊料冠260的先行焊料材料被施加到控制层252时,因被施用于控制层252上的热,而扩散到回流焊的焊料冠260中。杂混的金属间化合物相256没有造成凸块接触体250在机械脆度或电阻率方面的显著不良改变。
在电流I250通过凸块接触体200的传导过程中,柱258和回流焊的焊料冠260之间的控制层252的存在延迟了铜(Cu)从柱258到回流焊的焊料冠260中的电诱导迁移位移从图11是明显的。以此方式,抵抗了凸块接触体250的材料基体内不合期望的金属间化合物相(例如,在图3B和图9B中所描绘的)的形成。由此,柱258中没有生成由分布在铜(Cu)中的锡(Sn)构成的杂混的金属间化合物相,并且在回流焊的焊料冠260中没有生成含有空隙的疏散的金属间化合物相。
为了简要和理解的目的,已描述了本发明的前述描述。本发明不意图被限制为所公开的精确形式。在所附权利要求书的范围和等同范围内,各种修改是可能的。
Claims (23)
1.一种用于将基底上的导体与安装到所述基底的半导体器件上的接触垫电气连接的凸块接触体,所述凸块接触体包括:
a.导电柱,所述导电柱具有第一和第二极端,所述柱的所述第一端能够实现所述柱到所述半导体器件上的所述接触垫的电气接触和机械附着,其中所述柱从所述半导体器件向外突出;
b.焊料冠,所述焊料冠具有第一和第二极端,所述焊料冠被放置为与所述柱轴向对准,其中所述焊料冠的所述第一端面向所述柱的所述第二端,所述焊料冠在预定的温度是可回流焊的,以实现所述焊料冠的所述第二端与所述基底上的所述导体的电气接触和机械附着;以及
c.扩散阻挡层,所述扩散阻挡层将所述焊料凸起的所述第一端电气地并且机械地联结到所述柱的所述第二端,所述扩散阻挡层抵抗由所述柱的选择的化学成分到所述焊料冠的所述第一端中的电迁移。
2.如权利要求1所述的凸块接触体,其中所述柱的选择的化学成分包括选自由铜和金组成的组的材料。
3.如权利要求1所述的凸块接触体,其中,通过抵抗由所述柱的选择的化学成分到所述焊料冠的所述第一端中的电迁移,所述扩散阻挡层同时抵抗由所述焊料冠的选择的化学成分到所述柱的所述第二端中的逆扩散。
4.如权利要求3所述的凸块接触体,其中所述焊料冠的所述选择的化学成分包括锡。
5.如权利要求1所述的凸块接触体,其中所述扩散阻挡层包括在所述柱的所述第二端上的镍控制层。
6.如权利要求1所述的凸块接触体,其中所述扩散阻挡层包括所述柱的所述第二端上的材料控制层,所述控制层的材料选自由钯、钛-钨、镍-钒和氮化钽组成的组。
7.如权利要求1所述的凸块接触体,其中所述扩散阻挡层具有在所述焊料冠和所述柱的所述第二端之间测量的厚度,并且所述扩散阻挡层的所述厚度在从约2微米到约20微米的范围内。
8.如权利要求1所述的凸块接触体,其中所述焊料冠是锡基的。
9.一种半导体封装,包括:
a.支撑基底,所述支撑基底具有承载其上的电导体的接合表面;
b.半导体器件,所述半导体器件具有支承接触垫的电气接入表面,所述半导体器件通过所述接触垫与所述支撑基底上的所述导体电气通信,所述半导体器件被安放在所述基底上,其中所述半导体器件的所述接合表面面向所述支撑基底的所述接合表面,并且所述半导体器件的所述接触垫紧密地相对于所述支撑基底上的所述导体;
c.导电柱,所述导电柱具有第一和第二极端,所述柱的所述第一端与所述半导体器件上的所述接触垫电气接触,并且机械附着于所述半导体器件上的所述接触垫,由此,所述柱从所述半导体器件的所述接合表面向所述支撑基底上的所述导体突出;
d.回流焊的焊料冠,所述回流焊的焊料冠具有第一和第二极端,所述焊料冠与所述柱轴向对准,其中所述焊料冠的所述第一端面向所述柱的所述第二端,并且其中所述焊料冠的所述第二端与所述支撑基底上的所述导体电气接触并机械附着;以及
e.在所述柱的所述第二端和所述焊料冠的所述第一端之间的稳定化装置,所述稳定化装置用于在所述半导体封装的操作过程中,延迟脆的金属间相形成在所述柱的所述第二端的生长。
10.如权利要求9所述的半导体封装,其中所述稳定化装置包括针对由所述柱的选择的化学成分到所述焊料冠的所述第一端中的电迁移的阻挡层。
11.如权利要求10所述的半导体封装,其中所述柱的所述选择的化学成分包括选自由铜和金组成的组的材料。
12.如权利要求10所述的半导体封装,其中,通过抵抗由所述柱的选择的化学成分到所述焊料冠的所述第一端中的电迁移,所述扩散阻挡层同时抵抗由所述焊料冠的选择的化学成分到所述柱的所述第二端中的逆扩散。
13.如权利要求12所述的半导体封装,其中所述焊料冠的所述选择的化学成分包括锡。
14.如权利要求9所述的半导体封装,其中所述稳定化装置包括置于所述柱的所述第二端和所述焊料冠的所述第一端之间的材料控制层,所述控制层的所述材料选自由镍、钯、钛-钨、镍-钒和氮化钽组成的组。
15.如权利要求14所述的半导体封装,其中所述控制层具有在所述焊料冠和所述柱的所述第二端之间测量的厚度,并且所述控制层的所述厚度在从约5微米到约10微米的范围内。
16.一种用于在支撑基底上的导体和安装到所述支撑基底的半导体器件上的接触垫之间形成电气连接的方法,所述方法包括以下步骤:
a.构建导电柱,所述导电柱具有第一和第二极端;
b.使所述柱的所述第一端电气地并机械地附着到所述半导体器件上的所述接触垫,其中所述柱从所述半导体器件向外突出;
c.将导电控制层施加到所述柱的所述第二端,所述导电控制层由能够抵抗铜通过所述柱的所述第二端电迁移出所述柱的材料构成;
d.将可回流焊的焊料冠安装在所述控制层侧,所述控制层侧与所述柱的所述第二端相反;
e.将所述半导体器件接近所述支撑基底放置,其中所述柱在所述半导体器件和所述支撑基底之间,并且其中所述焊料冠接触所述支撑基底上的所述导体;以及
f.加热所述焊料冠到足以导致所述焊料冠电气地并且机械地与所述支撑基底上的所述导体回流焊附着。
17.如权利要求16所述的方法,其中在施加导电控制层的所述步骤中,使用选自由电镀、无电镀和气相沉积组成的组的方法,将所述能够抵抗铜的电迁移的材料施加到所述柱的所述第二端。
18.如权利要求16所述的方法,其中,使用选自由镀焊和焊球附着组成的组的方法,将所述可回流焊焊料冠安装在所述控制层侧,所述控制层侧与所述柱的所述第二端相反。
19.如权利要求16所述的方法,其中所述控制层由选自由镍、钯、钛-钨和镍-钒,以及氮化钽组成的组的材料构成。
20.如权利要求16所述的方法,其中所述控制层具有在所述焊料冠和所述柱的所述第二端之间测量的厚度,并且所述控制层的所述厚度是至少约2微米。
21.一种用于将基底和安装到所述基底的半导体器件电气连接的凸块接触体,所述凸块接触体包括:
a.导电柱,所述导电柱具有第一和第二极端,所述柱的所述第一端能够实现所述柱到所述半导体器件的电气接触和机械附着,其中所述柱从所述半导体器件向外突出;
b.镍控制层,所述镍控制层被置于所述柱的所述第二端上;以及
c.焊料冠,所述焊料冠以与所述柱轴向对准的方式被固定到所述控制层,所述焊料冠在预定的温度是可回流焊的,以实现与所述基底的电气接触和机械附着。
22.如权利要求21所述的凸块接触体,其中所述控制层具有在所述焊料冠和所述柱的所述第二端之间测量的厚度,并且所述控制层的所述厚度在从约2微米到约20微米的范围内。
23.如权利要求21所述的凸块接触体,其中所述控制层具有在所述焊料冠和所述柱的所述第二端之间测量的至少20微米的厚度。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/871,096 US8269345B2 (en) | 2007-10-11 | 2007-10-11 | Bump I/O contact for semiconductor device |
US11/871,096 | 2007-10-11 | ||
PCT/US2008/077364 WO2009048738A1 (en) | 2007-10-11 | 2008-09-23 | Bump i/o contact for semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310199958.3A Division CN103560118A (zh) | 2007-10-11 | 2008-09-23 | 用于半导体器件的凸块i/o接触体 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101821843A true CN101821843A (zh) | 2010-09-01 |
Family
ID=40030332
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310199958.3A Pending CN103560118A (zh) | 2007-10-11 | 2008-09-23 | 用于半导体器件的凸块i/o接触体 |
CN200880111253A Pending CN101821843A (zh) | 2007-10-11 | 2008-09-23 | 用于半导体器件的凸块i/o接触体 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310199958.3A Pending CN103560118A (zh) | 2007-10-11 | 2008-09-23 | 用于半导体器件的凸块i/o接触体 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8269345B2 (zh) |
CN (2) | CN103560118A (zh) |
DE (1) | DE112008002620T5 (zh) |
TW (1) | TWI479623B (zh) |
WO (1) | WO2009048738A1 (zh) |
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2007
- 2007-10-11 US US11/871,096 patent/US8269345B2/en not_active Expired - Fee Related
-
2008
- 2008-09-02 TW TW097133635A patent/TWI479623B/zh not_active IP Right Cessation
- 2008-09-23 DE DE112008002620T patent/DE112008002620T5/de not_active Withdrawn
- 2008-09-23 CN CN201310199958.3A patent/CN103560118A/zh active Pending
- 2008-09-23 CN CN200880111253A patent/CN101821843A/zh active Pending
- 2008-09-23 WO PCT/US2008/077364 patent/WO2009048738A1/en active Application Filing
-
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- 2012-09-17 US US13/621,535 patent/US9368466B2/en active Active
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TWI479623B (zh) | 2015-04-01 |
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WO2009048738A1 (en) | 2009-04-16 |
US20130015574A1 (en) | 2013-01-17 |
US9368466B2 (en) | 2016-06-14 |
US20090096092A1 (en) | 2009-04-16 |
DE112008002620T5 (de) | 2010-10-14 |
TW200919665A (en) | 2009-05-01 |
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Legal Events
Date | Code | Title | Description |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C53 | Correction of patent of invention or patent application | ||
CB02 | Change of applicant information |
Address after: American California Applicant after: Maxim Integrated Products Inc. Address before: American California Applicant before: Maxim Integrated Products, Inc. |
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COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: MAXIM INTEGRATED PRODUCTS, INC. TO: MAXIM INTEGRATED PRODUCTS INC. |
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C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20100901 |