CN101783653B - 用于可变增益放大器的方法和系统 - Google Patents

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Abstract

用于可变增益放大器(VGA，variable-gain amplifier)的方法。多个衰减器节点经由相邻的衰减器节点间的第一组电阻器串联连接以形成梯形衰减器并耦接到可变增益放大器的AC输入。每个衰减器节点包括：晶体管；RC电路，所述RC电路耦接晶体管的漏极、栅级和源极端以控制用于衰减器节点的信号。VGA另外包括具有基于至连接到多个耦合端的放大器的输入所产生的输出的放大器，每个耦合端分别来自多个衰减器节点中的一个衰减器节点。用于每个衰减器节点的RC电路构造为将依据第一时标将控制信号传送至衰减器节点的晶体管的栅极端并依据第二时标允许栅极端浮置以在晶体管在ON和OFF状态之间转变时减小由晶体管造成的失真。

Description

用于可变增益放大器的方法和系统
技术领域
这里所提出的发明涉及可变增益放大器。更具体地，本发明涉及用于采用抽头梯形衰减器(tapped-attenuator ladder)来改进可变增益放大器的方法和系统。
背景技术
可变增益放大器(VGA，variable-gain amplifier)广泛使用在多种通讯系统应用中。在大部分应用中，需要VGA在整个增益控制范围上保持良好的动态范围。对于VGA的另外所期望的特性包括：高线性；线性dB增益控制；低噪声；低DC功耗；CMOS兼容性；高频工作；大信号处理能力；以及对环境温度敏感的增益控制关系。
VGA已经使用了许多年，并且已经采用了多种技术来实现该严格的电路功能。文献中所报告的类型的VGA通常在若干个大类中。当前的方向是多种方法，这些方法通常采用一些类似的射极耦合型双极晶体管(BJT)对基于ΔVbe的控制电压来引导一部分电流。该偏压控制法改变了晶体管器件的偏压点以影响gm和结果产生的增益。PIN二极管或MOSFET电阻器通常用以以连续可变的方式来减退放大器的增益。另外的方法依赖于已知为多双曲正切法单元的一类电路来影响gm块的增益。尽管易于执行，这四个常用的实现VGA的方法通常具有糟糕的线性和小的输入信号处理能力。
解决传统VGA的一些缺点的一个办法公开在1991年12月31号由Gilber提出的标题为“通过模拟信号控制的并具有大的动态范围的可变增益放大器”的美国专利第5077541号中。该专利说明了采用固定阻抗梯形衰减器的可变增益放大器，该固定阻抗梯形衰减器带有多个在每个衰减器节点处的用以采样信号的高阻抗钳位点。这些钳位点处的信号电压被转换为迭加进入运算放大器的信号电流以产生组合增益功能。每个钳位点的有效跨导增益以特定的方法变化以产生连续的增益功能。固定的梯形衰减器目的在于在整个线性dB增益范围上提供具有大的输入信号处理能力的稳定的输入阻抗。
尽管信号钳位和增益插值控制的Gilbert法在二极管技术中令人满意，但在CMOS技术中并不令人满意。在CMOS中执行gm钳位由于载流MOS晶体管的本质而易于被向上转换为1/f噪声，并且gm误差由于与BJT Vbe匹配相比较的糟糕的Vth匹配而显著地较大。
在2007年4月17日由Huang提交的标题为“基于模拟控制的集成FET的可变衰减器”的美国专利第7205817号中公开了兼容CMOS的、基于衰减器的VGA。该专利描述了组合和控制多个串联和并联的MOS器件以执行可变衰减器的方法。Huang避免了严格的Vth匹配的问题并消除了衰减器内的DC偏置电流，但是它牵涉到控制沿梯形衰减器的串联和并联因素。这产生了更为困难的控制电路，该电路形成的增益控制功能通常具有显著不稳定地偏离理想线性dB增益法则。在整个增益控制范围上控制失真也比较困难并且要求在标准的N沟道CMOS工艺中通常不会发现一种浮置的P沟道。
发明内容
公开了改进的可变增益放大器(VGA)。依据本发明的一个方面，改进的VGA包括：多个衰减器节点，其经由在相邻的衰减器节点之间的第一组电阻器串联连接以形成梯形衰减器并耦接到可变增益放大器的AC输入。每个衰减器节点包括：晶体管；RC电路，其将所述晶体管的漏极端、栅极端和源极端耦接到用于所述衰减器节点的控制信号。改进的VGA还包括：放大器，其具有基于至连接到多个耦合端的放大器的输入产生的输出，每个耦合端分别来自多个衰减器节点中的一个衰减器节点。在该改进的VGA中，用于每个衰减器节点的RC电路构造为依据第一时标将控制信号传送至衰减器节点的晶体管的栅极端，并依据第二时标允许栅极端浮置以在晶体管在ON和OFF状态之间转变时减小由晶体管造成的失真。术语“浮置”标注了这样的效应：据此，AC栅极电压为源极AC电压和漏极AC电压的加权平均值。
依据本发明的不同的方面，一种改进的可变增益放大器(VGA)，其包括：多个衰减器节点，其经由在相邻的衰减器节点之间的第一组电阻器串联连接以形成梯形衰减器并耦接到可变增益放大器的AC输入。每个衰减器节点包括：第一晶体管；RC电路，其将第一晶体管的漏极端、栅极端和源极端耦接到用于衰减器节点的控制信号；及RC使能电路。改进的VGA还包括：放大器，其具有基于至连接到多个耦合端的放大器的输入产生的输出，每个耦合端分别来自多个衰减器节点中的一个衰减器节点。在依据本发明的该方面的改进的VGA中，用于每个衰减器节点的RC电路依据第一时标将第一控制信号传送到衰减器节点的第一晶体管的栅极端，并依据第二时标允许栅极端浮置以在第一晶体管在ON和OFF状态之间转变时减小由第一晶体管造成的失真。另外，每个衰减器节点的RC使能电路能够在工作时解耦RC电路以最小化加载到向放大器输入的负载。
依据本发明的另一个方面，改进的VGA包括：多个衰减器节点，其经由在相邻的衰减器节点之间的第一组电阻器串联连接以形成梯形衰减器并耦接到可变增益放大器的AC输入，其中每个衰减器节点包括：第一晶体管；RC电路，其将第一晶体管的漏极端、栅极端和源极端耦接到用于衰减器节点的控制信号。该改进的VGA还包括：放大器，其具有基于至连接到多个耦合端的放大器的输入产生的输出，每个耦合端分别来自多个衰减器节点中的一个衰减器节点。用于每个衰减器节点的RC电路依据第一时标将第一控制信号传送到衰减器节点的第一晶体管的栅极端，并依据第二时标允许栅极端浮置以在第一晶体管在ON和OFF状态之间转变时减小由第一晶体管造成的失真。改进的VGA还具有在梯形衰减器的初级的至少一些衰减器节点，其包括栅极钳位电路，其中，每个栅极钳位电路具有分别连接到第一晶体管的栅极、第二控制信号和地的三个端子。
本发明还公开了改进的差分可变增益放大器(DVGA)。改进的DVGA包括：第一组衰减器节点，其经由相邻的第一组衰减器节点间的第一组电阻器串联连接以形成第一梯形衰减器并耦接到DVGA的第一AC输入；第一放大器，其具有基于连接到第一多耦合端的输入产生的第一输出，每个第一多耦合端分别来自第一组衰减器节点中的一个衰减器节点。改进的DVGA还包括：第二组衰减器节点，其经由在相邻的第二组衰减器节点间的第二组电阻器串联连接以形成第二梯形衰减器并耦接到DVGA的第二AC输入；第二放大器，其具有基于连接到第二多耦合端的第二放大器的输入产生的第二输出，每个第二多耦合端分别来自第二组衰减器节点中的一个衰减器节点。每个第一组衰减器节点和第二组衰减器节点包括：晶体管；RC电路，其将所述晶体管的漏极端、栅极端和源极端耦接到用于衰减器节点的控制信号。用于每个衰减器节点的RC电路构造为依据第一时标将控制信号传送到衰减器节点的晶体管的栅极端，并依据第二时标允许栅极端浮置以在晶体管在ON和OFF状态之间转变时减小由晶体管造成的失真。
附图说明
这里声明和/或说明的示教利用示例性实施方式进行进一步的说明。这些示例性实施方式参考附图进行详细说明。这些实施方式是非限定性的示例性实施方式，在附图的全部若干视图中，相同的附图标注表示相同的结构，并且其中：
图1示出了依据本发明的实施方式的采用NMOS钳位晶体管的示例性VGA电路，每个这样的VGA电路带有将FET器件的漏极、栅极和源极耦接到控制信号的通用的RC网络；
图2示出了依据本发明的实施方式的示例性VGA电路，该VGA电路使用简单的高通RC网络；
图3说明了依据本发明的实施方式的用于从一个衰减器节点到相邻的衰减器节点的两步转换的第三阶失真的实例；
图4说明了依据本发明的实施方式的通过5节点的梯形衰减器以实现16dB的增益控制范围的示例性晶体管序列；
图5示出了依据本发明的实施方式的带有RC使能电路的示例性VGA电路，其中RC使能电路能够解耦RC网络；
图6示出了依据本发明的实施方式的具有栅极钳位电路的示例性VGA电路，其中栅极钳位电路能够提供改进的衰减器节点的栅极接地；
图7示出了依据本发明的实施方式的用于5节点示例性梯形衰减器的示例性控制电压；
图8示出了依据本发明的示例性系统的高层框图，在该系统中产生不同的控制电压并将所产生的控制电压给送到可变增益放大器；
图9示出了依据本发明的示例性差分VGA电路。
具体实施方式
本发明公开了改进的VGA。这里描述的示例性实施例包括具有N沟道CMOS工艺，该工艺具有用于NMOSFET的0.7V的阀值，即，Vth＝0.7V，以单独的3V电压工作。这里说明的示例性衰减器电路采用50Ω、单端、参考地、具有每步长4dB衰减的5节点梯形衰减器。这些示例性实施方式是用来简化并阐明这里所包含的详细描述而并非用来限制本发明的范围。
图1示出了依据本发明的实施方式的包括串联连接的梯形衰减器170和放大器160的示例性VGA电路100。梯形衰减器170通常包括多个串联连接的衰减器节点。在该说明性实施方式中，梯形衰减器包括五个串联连接的衰减器节点，并且图1中示出的其中一个，即110，以及其它全部都具有同样构造。在该示例性实施方式中，每个衰减器节点采用：NMOS钳位晶体管，例如Q1 130-a、Q2 130-b、Q3 130-c、Q4 130-d和Q5 130-e；通用的RC网络，例如120-a、120-b、120-c、120-d和120-e，其将FET器件的漏极、栅极和源极分别连接到控制信号例如VC1、VC2、VC3、VC4、VC5。不同的衰减器节点经由一组电阻器例如180-a、180-b、180-c、180-d在钳位晶体管的源极端处串联连接并一起耦接到VGA100的输入端。钳位晶体管的源极另外经由它们各自的电阻例如140-a、140-b、140-c、140-d和140-e分别接地。在图1中示出的示例性实施方式中，全部钳位晶体管的漏极一起耦接到产生VGA100的输出190的放大器160的输入150。
总的来讲，用于每个衰减器节点的钳位晶体管和RC网络能够分别定制。在一些实施方式中，比如这里示出的实施方式，全部各阶衰减器节点采用相同的NMOS晶体管和RC网络。
在运行中，当使用控制信号来钳位单个衰减器节点时，衰减器电路依据通用数字衰减器的原理运转。在该情况下，钳位的晶体管在足够的正电压被提供到NMOS晶体管的栅极时被切换到ON。为使全部另外剩余的晶体管切换到OFF，足够低的控制电压能够被提供到这些晶体管的栅极端。在该示例性情况中，对于放大器160(或高ZIN缓冲器)的电压增益是对应于钳位的衰减器节点的衰减。
当两个或更多个相邻的衰减器节点使用相应的控制信号被钳位时，VGA电路100的性能更为复杂。在该情况下，从钳位的衰减器节点的耦合的漏极至放大器160的输入是这些复合衰减器节点的加权平均值。另外，晶体管的导电性也对梯形衰减器产生了不良的负载和失真。当在任意给定时刻有不超过两个的相邻晶体管导电并且相邻节点间的衰减器步长大小比近似6dB小时，一些负载效应通常被忽略。
在负载效应之外，当两个或更多个相邻的衰减器节点被钳位时，衰减器节点还可能产生失真效应。这包括互调失真和谐波失真。已知地，这样的失真效应更难以抑制。虽然完全ON或完全OFF的晶体管的失真通常可以忽略，局部导电的晶体管，特别是当晶体管接近它的阈值电压时，能够产生显著的失真结果，通常比其在纯粹的ON或OFF状态时的失真高30-50dB。大量的计算机仿真发现尽管这些仿真不能消除，但当对适当地设计的VGA电路施加适当的控制序列时，能够显著地抑制这些失真。
控制序列指用于钳位在沿梯形衰减器的每个衰减器节点中的晶体管的一系列控制信号。在说明性的实施方式中，这样的控制序列对应于VC1、VC2、VC3、VC4、VC5。
在一些实施方式中，优选的控制序列是这样的序列：其目标在于不管相邻的FET器件在什么时间转换过它的阈值区，它都将FET器件完全保持在ON状态。这里，转换包括从OFF状态至ON状态的转换和从ON状态至OFF状态的转换。例如，在Q1和Q2之间，在Q2从OFF状态向ON状态转换时或者保持Q1为ON状态或者在Q1从ON状态向OFF状态转换时保持Q2为ON状态。这就是所谓的两步转换。发现当衰减器中的晶体管接近其阈值时即经过转换时，这样向转换中的FET提供了最大的并联阻性负载并具有降低失真结果的效应。两步转换能够以沿梯形衰减器以连续的方式应用。例如，衰减器节点#1在衰减器节点#2从OFF状态向ON状态转换时保持为ON。然后衰减器节点#2在衰减器节点#1从ON状态向OFF状态转换时保持为ON。衰减器节点#2在衰减器节点#3从OFF状态向ON状态转换时保持为ON。
采用这样的控制序列，在沿增益控制序列的任意点处，使两个晶体管被激活，即或者处于ON状态或者处于转换状态，以控制钳位级的有效衰减。其它的晶体管或级相应地未激活或处于OFF状态。为使能该控制，控制信号序列即VC1、VC2、VC3、VC4、VC5，以使在任意给定时刻相邻衰减器节点中的仅两个晶体管被激活的方式被提供到晶体管Q1、Q2、Q 3、Q4和Q5(130-a，...，130-e)。为保证其它衰减器节点中的NMOS晶体管未激活，能够将较低的控制信号应用到这些NMOS晶体管使得它们完成在OFF状态。图4示出了示例性控制序列并且将参考图4进行详细说明。
在图1中，RC电路将相应的控制信号传送至NMOS晶体管的栅极。在一些实施方式中，为降低失真，如这里所讨论的，RC电路设计为使控制信号在大于10AC周期的时标上被传送到晶体管的栅极端，并且，同时在比如小于一个AC周期的更短的时标上使栅极浮置。已经发现这样形成了显著地降低接近其阈值的晶体管产生的互调失真和谐波失真的效应。虽然通常观察到了降低失真的基本的效应并且相当显著，但用于这样的RC网络的电路设计可能要依赖于比如信号频率、控制速度、衰减器阻抗和缓冲器阻抗的不同应用需求。
在图2中示出了合并有详细RC电路的依据本发明的一个示例性实施方式VGA200。所述VGA电路200具有与VGA100类似的结构并包括具有5个衰减器节点的梯形衰减器205和放大器240。在该示例性实施方式中类似地给出的部件将不再分别标出。可以看出，梯形衰减器205构造为具有50Ω的特性阻抗及在相邻节点间的4dB的步长大小。每个衰减器节点的源极接地所经由的电阻器大约为140Ω。多个每个衰减器节点以串联方式连接所经由的电阻器大约为280Ω的电阻器。一组五个相同的NMOS钳位晶体管将每个衰减器节点耦接至共用的节点，该共用的节点给送到高Zin缓冲放大器240的输入。对于要求最小噪声水平的设计，NMOS钳位晶体管被构造和形成为ON电阻，其小于梯形衰减器阻抗的1/10，在该情况中近似地为2-4Ω。
在图2中，采用高通串联RC电路作为图1中的RC电路的实现。在该说明中，每个RC电路包括：将控制信号传送至对应的NMOS晶体管的栅极的Rc电阻器225-a；和两个RC支路。上部RC支路连接栅极和源极和钳位晶体管的栅极。具体地，上部RC支路包括的电阻器210-a连接到钳位晶体管的栅极然后串联连接到耦接到钳位晶体管的源极的电容器205-a。下部RC支路连接栅极和钳位晶体管的漏极。具体地，下部RC支路包括的电阻器215-a连接到钳位晶体管的栅极然后串联连接到耦接到钳位晶体管的漏极的电容器220-a。串联RC支路的电阻选择为使对梯形衰减器的负载最小并且提供适当的时间常量以允许栅极端在单个AC周期的时标上浮置。每个钳位级的Rc选择为足够大以允许足够的栅极浮置并足够小以快速响应传送到栅极的控制电压的变化。Rc的值是固有的设计折衷的设计选项。两个串联的RC支路中的部件值的比率在经验上从电路仿真和优化来确定。
当Rc的值增加时，存在关于失真的一些积极的影响。图3(a)和图3(b)说明了在两步转换的环境下的更大的Rc值的好处。图3(a)中的上部曲线示出了当在其中Q1为ON并且Q2从OFF状态向ON状态转换的两步转换期间对Q2使用低的Rc的值时，针对于放大器例如240的或者IM3或者HD3的第3阶失真。可以看出，连接到Q2的栅极的低值的Rc有效地固定了栅极电压从而使Q2的栅极不能响应于耦合过从栅极到漏极连接的和从栅极到源极连接的串联RC支路的平均信号。当关联于Q2的Rc的值增加至超过连接于Q2的串联RC支路的电阻时，栅极电位开始随Q2的漏极/源极处的AC周期浮置，并且峰值第3阶失真降低约20-30dB。当Rc比串联RC支路中的电阻的近似50倍大时，达到递减返回的点。图3(a)中的曲线示出了涉及在两步转换的Q1的关闭(OFF)和Q2的打开(ON)部分期间产生的失真的类似的作用变化。类似地，在Rc的值增加时，观察到了显著的失真结果降低。从而，增加Rc的值使得能够在两步转换的两个步骤中引入关于失真的积极作用。
在图4中说明了如以连贯的方式应用到从衰减器节点#1到衰减器节点#5的5级梯形衰减器的完全的一组晶体管。如这里所描述的，对每个和每对相邻的节点重复从衰减器节点#1到衰减器节点#2的基本的转换，以在16dB的范围上产生所希望的连续的增益控制响应。可以看出，图4中的上部两个曲线说明了衰减器节点#1和衰减器节点#2之间的转换。在该期间，#1级和#2级被激活(一个为ON，并且一个在转换中)，而#3级、#4级和#5级未激活(不为ON也不在转换中)。但是，尽管#3级未激活，认为其相邻于激活的级。该特定的状态是重要的且为一个特性，该特性将用在参考图5进行的讨论中。
如这里所讨论的，串联RC支路对于衰减器的负载效应通常不显著。但是对于高ZIN缓冲器或放大器240的输入的负载在高频时能够是显著的，特别是对于具有大量钳位节点的梯形衰减器。为解决对于放大器输入的负载效应，能够将电路添加到所公开的VGA电路以在适当时候有效地使能或解耦每个衰减器节点中的RC电路。图5示出了合并了RC使能电路的VGA电路500的示例性实施方式，该RC使能电路能够解耦关联于既未激活也不相邻于激活的节点的衰减器节点的RC电路。在图5中，对于每个衰减器节点，RC使能电路包括：晶体管，例如510-a；以及电阻器，例如520-a。其它的衰减器节点可以类似地合并这样的电路(例如，用于节点#2的510-b和520-b，用于节点#3的510-c和520-c，用于节点#4的510-d和520-d，和用于节点#5的510-e和520-e)。在示例性结构中，RC使能电路的晶体管将它的源极串联连接到下部RC支路的电容器，并且将它的漏极耦接到放大器240的输入(见图2)。晶体管510-a的栅极连接到RC使能电路的电阻器520-a，RC使能电路连接到用以控制解耦的控制信号。关联于沿梯形衰减器的其它的节点的RC使能电路能够以同样方式构造成。
在运行中，当衰减器节点既未激活也未邻近于激活的节点时，该衰减器不涉及进行中的衰减器转换或任意即将进行的衰减器转换。在该情况下，使用对于连接到电阻器的控制信号的低压而从VGA运算电路中有效地去除衰减器节点，例如图5中所示的520-a或VENBL。这样实现有效地从到放大器240的输入有效地解耦RC电路以降低从这些未激活的级到高ZIN节点的负载效应并改进潜在的VGA的高频特性。该改进的益处随着衰减器级数的增加更为明显。此外，整个梯形衰减器和NMOS钳位被浮置到近似0.6V的电压以在NMOS漏极至基板二极管钳牢信号之前使衰减器节点处的所允许的信号幅值增倍。
另外，如图2中说明的串联RC网络提供了用于信号传导的可选的并联路径，其可以绕钳位的FETs泄漏非预期的信号。当梯形衰减器显著地长时尤为如此。当存在足够长的梯形衰减器时，并且增益控制设置为远低于梯形衰减器的钳位(例如Q4、Q5)时，如此长的梯形衰减器可以在接近初期NMOS器件的信号和远低于该梯形衰减器的预期的钳位信号之间产生一个大的比率。例如，如果类似地设计的梯形衰减器包括11个节点，其中前10个NMOS钳位器件OFF并且最后的NMOS钳位器件ON，则与Q11处的钳位的信号相比，在Q1处的信号存在40dB的比率。由此，通过Q1晶体管的非常小的一部分信号泄漏能够显著地损害Q11处的期望的钳位信号。
为降低如此泄漏的负面效应，可以在VGA电路200或500中加入栅极钳位电路。图6示出了依据本发明的实施方式的这样的栅极钳位电路的示例性结构，该钳位电路被合加入VGA电路600以为定位在梯形衰减器(例如，Q1和Q2)的初期级处的NMOS器件提供改进的栅极接地。如图6中示出的栅极钳位电路包括电阻器610-a和晶体管620-a。在一端，电阻器610-a连接到同一衰减器节点中的钳位晶体管的栅极端，并且在另一端，连接到晶体管620-a的源极。控制信号VCLAMP连接到晶体管620-a的栅极以控制晶体管620-a的状态。晶体管620-a的漏极接地。在该示例性VGA电路中的加入其它衰减器节点的栅极钳位电路以同样方式构造成。
这样的栅极钳位电路用作使用适当的低的VCLAMP信号将比如Q1或Q2的初级NMOS器件钳位至OFF。在运行中，这将晶体管的栅极接地使得它在后面的节点激活时防止大信号通过初级的未激活的节点泄漏。这样，其改进了大信号放大特性。用以使晶体管接地的低电压通常在衰减器节点处于未激活状态并且未相邻于激活节点之后被提供。当衰减器范围增大时，能够更深入理解该改进的益处。
图7(a)到图7(e)说明了如图6中所示的采用5节点梯形衰减器的示例性VGA电路600中使用的不同控制电压。总共有五个坐标图，每个坐标图示出了一个或多个控制信号的曲线。在这些坐标图中，X轴表示输入模拟增益控制信号VGAIN。图7(a)到图7(e)中的Y轴分别表示示例性控制信号VC、VENBL和VCLAMP的控制电压水平。图7(d)中的Y轴表示五个说明性NMOS钳位晶体管的栅极端处的期望DC栅极电压VG的电压水平，其是图7(a)到图7(c)中所示的三组控制信号的组合的结果。图7(e)中的曲线说明了由于在图7(a)到图7(c)中示出的控制电压的控制下而从衰减器获得的增益。在图7(a)到图7(d)中，重叠的迹线被垂直地偏移以使清晰明了。
在图7(a)中，观察到各级控制电压VC1、VC2、VC3、VC4、VC5形成了一组重叠的不规则成型的四边形，曲线的顶部接近电源电压并且曲线的低部接近浮置电压VFLOAT的水平，VFLOAT约为0.6V。所形成的侧边近似地匹配于NMOS钳位器件的非线性RDS(VG)特性以有助于产生图7(e)中示出的线性Gain(VGAIN)关系。这些曲线能够使用任意数目的标准模拟电路法生成。例如，可参见Kachare发表于2005年12月IEEE J.《固态电路(Solid-State Circuit)》(vol.52，no.10)中的“Low-Voltage Fully Programmable CMOS Triangular/Trapezoidal FunctionGenerator Circuit(低压完全可编程CMOS三角形/梯形函数发生器电路)”，里面详细描述了这样的特定方法和对于其它方法的若干参考。
在图7(b)中，各级使能电压VENBL1、VENBL2、VENBL3、VENBL4、VENBL5能够由适当的逻辑电路基于各级控制电压而产生。例如，VENBL3能够被认为是VC2、VC3和VC4的逻辑AND函数。其它的VENBL信号能够以类似的方式产生。同样，图7(c)中的各级钳位电压VCLAMP能够利用适当的逻辑电路从对应的VENBL信号产生。这些控制信号的有效效应作为各级栅极电压VG表示在图7(d)中。如图7(d)中说明的，DC VG电压除在对应的VCLAMP信号较高处之外，跟随VC控制电压。当这些出现时，由于VG信号被拉低至接近于0V以进一步钳位初级的钳位晶体管至OFF。由于不同NMOS钳位晶体管的AC VG电压被允许浮置至平均源/漏电压，示例性实施方式中说明的VGA电路能够在对应的VENBL信号较高时抑制失真。
图8示出了依据本发明的实施方式的加入了VGA电路和被用以提供控制信号至VGA电路的电路的示例性电路800。在所述实施方式中，示例性电路800包括；VGA830；梯形控制信号发生器810；和使能及钳位逻辑电路820。VGA830依据本发明构造成，其包括钳位的MOS840和放大器850。VGA830以RF IN作为输入产生RF OUT作为输出。钳位的MOS梯形衰减器840采用不同的控制信号作为输入，并产生给送到放大器的耦合输出作为输入。为产生不同的控制信号，梯形控制信号发生器810采用增益控制输入VGAIN作为输入，并产生各级控制电压VC1、VC2、VC3、VC4、VC5作为至钳位的MOS梯形衰减器的输出，如这里所描述的。这些各级控制电压也用作至使能和钳位逻辑电路820的输入，所述电路820产生控制信号VENBL1、VENBL2、VENBL3、VENBL4、VENBL5和钳位控制信号VCALMP1、VCALMP2和VCALMP3作为至钳位的MOS梯形衰减器840的输出。
图1-7中示出的示例性实施方式是参考地的、带有一个输入端和一个输出端的单端电路。现代的模拟电路通常使用差分电路来抑制2阶失真并改进噪声抗扰度。这里描述的全部示例性实施方式能够被转换为差分电路拓扑结构。作为说明，VGA电路200能够转换为如图9中示出的差分VGA电路900。梯形衰减器、NMOS钳位、及缓冲放大器都关于对称的中心线被复制并镜像地成像以形成该说明性的差分电路。具体地，在图9中，对称的中心线为地线。关于地线的上部电路构成差分VGA电路900的正半部，关于地线的下部电路是差分VGA电路900的负半部。但是，关联的控制信号可以或不可以被复制。在所说明的差分VGA电路中，同样的控制信号被应用到电路的正半部和负半部。
基于图5和图6中示出的说明性的实施方式的差分VGA电路能够类似地构造成。这样的转换常用于模拟电路设计领域。在不偏离本发明的精神和范围之下，根据不同应用的需要，本领域技术人员能够易于根据这里所说明的本发明的实施方式构造出和作出不同的修改。
虽然已经参考特定说明的实施方式描述了本发明，这里所使用的语言是描述性的，而非限定性的语言。只要不偏离本发明的方面的范围和精神，能够在权利要求的范围内作出改变。尽管这里参考特定结构、作用和材料描述了本发明，本发明并不局限于所公开的特定例，在权利要求的范围内，还能够以广泛的不同的形式实例化，一些实例可能与所公开的实施方式显著地不同，并能够延伸至全部的等效结构、作用和材料。

Claims (28)

1.一种可变增益放大器，包括：
多个衰减器节点，所述多个衰减器节点经由在相邻的衰减器节点之间的第一组电阻器串联连接以形成梯形衰减器，并耦接到所述可变增益放大器的AC输入端，其中每个衰减器节点包括：晶体管；RC电路，所述RC电路将所述晶体管的漏极端、栅极端和源极端耦接到用于所述衰减器节点的控制信号；和
放大器，所述放大器具有基于连接到多个耦合端的放大器的输入产生的输出，每个耦合端耦接到所述多个衰减器节点中的各自的一个衰减器节点，其中
用于每个衰减器节点的RC电路构造为依据第一时标将控制信号传送至所述衰减器节点的所述晶体管的所述栅极端，并依据第二时标允许所述栅极端浮置、以使所述晶体管在打开和关闭状态之间转变时减小由所述晶体管造成的失真。
2.根据权利要求1所述的可变增益放大器，其特征在于，所述第一时标大于10个AC周期。
3.根据权利要求1所述的可变增益放大器，其特征在于，所述第二时标比所述第一时标短。
4.根据权利要求1所述的可变增益放大器，其特征在于，所述第二时标为一个AC周期。
5.根据权利要求1所述的可变增益放大器，其特征在于，所述失真包括互调失真和谐波失真中的至少一种失真。
6.根据权利要求1所述的可变增益放大器，其特征在于，每个衰减器节点中的所述晶体管的所述漏极连接到所述第一组电阻器中的至少一个电阻器，所述第一组电阻器耦接到所述AC输入端，并经由第二电阻器接地，所述晶体管的所述源极与其它衰减器节点的晶体管的所述源极一起耦接到所述放大器的输入端。
7.根据权利要求1所述的可变增益放大器，其特征在于，所述衰减器节点的所述RC电路包括：
第一RC支路，耦接所述衰减器节点的所述晶体管的所述栅极和所述源极；
第二RC支路，耦接所述衰减器节点的所述晶体管的所述栅极和所述漏极；及
第三电阻器，将所述控制信号传送至所述衰减器节点的所述晶体管的所述栅极。
8.根据权利要求7所述的可变增益放大器，其特征在于，所述第一RC支路包括第四电阻器和第一电容器，所述第四电阻器耦接到所述晶体管的所述栅极并串联连接到所述第一电容器，所述第一电容器连接到所述晶体管的所述源极。
9.根据权利要求7所述的可变增益放大器，其特征在于，所述第二RC支路包括第四电阻器和第二电容器，所述第四电阻器耦接到所述晶体管的所述栅极并串联连接到所述第二电容器，所述第二电容器连接到所述晶体管的所述漏极。
10.根据权利要求7所述的可变增益放大器，其特征在于，所述第一RC支路和第二RC支路的阻抗选择为，对所述梯形衰减器的负载最小、并依据所述第二时标允许所述栅极浮置。
11.根据权利要求7所述的可变增益放大器，其特征在于，所述第三电阻器选择为允许足够的栅极浮置同时仍能够响应所述控制信号的变化而没有延迟。
12.根据权利要求1所述的可变增益放大器，其特征在于，所述相邻节点间的衰减器步长低于6dB。
13.根据权利要求1所述的可变增益放大器，其特征在于，连续增益控制通过在沿所述梯形衰减器的每两个相应衰减器节点间的连续的两步转换得以实现，其中在每个两步转换中，仅两个相邻的衰减器节点通过使用提供到所述两个衰减器节点的所述控制信号激活，并且至少一个所述激活的衰减器节点在每个两步转换期间被打开。
14.一种可变增益放大器，包括：
多个衰减器节点，所述多个衰减节点经由在相邻的衰减器节点之间的第一组电阻器串联连接以形成梯形衰减器，并耦接到所述可变增益放大器的AC输入端，其中每个衰减器节点包括：第一晶体管；RC电路，所述RC电路将所述第一晶体管的漏极端、栅极端和源极端耦接到用于所述衰减器节点的控制信号；及RC使能电路；和
放大器，所述放大器具有基于连接到多个耦合端的放大器的输入产生的输出，每个耦合端耦接到所述多个衰减器节点中的各自的一个衰减器节点，其中
用于每个衰减器节点的RC电路依据第一时标将第一控制信号传送到所述衰减器节点的所述第一晶体管的所述栅极端，并依据第二时标允许所述栅极端浮置、以使所述第一晶体管在打开和关闭状态之间转变时减小由所述第一晶体管造成的失真，并且
每个衰减器节点的所述RC使能电路能够在工作时解耦RC电路，以最，小化加载到向所述放大器输入的负载。
15.根据权利要求14所述的可变增益放大器，其特征在于，每个衰减器节点中的所述第一晶体管的所述源极连接到所述第一组电阻器中的至少一个电阻器，所述第一组电阻器耦接到所述AC输入端，并经由第二电阻器接地，所述第一晶体管的所述漏极耦接到所述放大器的输入端。
16.根据权利要求14所述的可变增益放大器，其特征在于，衰减器节点的所述RC电路包括：
第一RC支路，耦接所述衰减器节点的所述第一晶体管的所述栅极和所述源极，并具有第三电阻器和第一电容器，所述第三电阻器耦接到所述第一晶体管的所述栅极并串联连接到所述第一电容器，所述第一电容器连接到所述第一晶体管的所述源极；
第二RC支路，耦接所述衰减器节点的所述第一晶体管的所述栅极和所述漏极，并具有第四电阻器和第二电容器，所述第四电阻器耦接到所述第一晶体管的所述栅极并串联连接到所述第二电容器，所述第二电容器连接到RC解耦电路；及
第五电阻器，将所述第一控制信号传送至所述衰减器节点的所述第一晶体管的所述栅极。
17.根据权利要求16所述的可变增益放大器，其特征在于，所述RC使能电路包括：第二晶体管和第六电阻器，其中所述第二晶体管的所述源极串联连接到所述第二电容器，所述第二晶体管的所述漏极连接到所述放大器的输入端，并且所述第二晶体管的所述栅极经由所述第六电阻器串联耦接到第二控制信号。
18.根据权利要求17所述的可变增益放大器，其特征在于，用于可变增益放大器的连续增益控制通过在沿所述梯形衰减器的每两个相邻衰减器节点间的连续的两步转换得以实现，其中在每个两步转换中，仅两个相邻的衰减器节点通过提供到所述两个衰减器节点的所述第一控制信号被分别激活，并且所述两个激活的衰减器节点中的至少一个在每个两步转换期间被打开。
19.根据权利要求18所述的可变增益放大器，其特征在于，所述第二控制信号在对应于所述RC电路的衰减器节点激活或邻近激活的衰减器节点时打开所述第二晶体管，以允许所述RC电路连接到所述放大器的所述输入，并且在所述对应于所述RC电路的衰减器节点未激活或未邻近激活的衰减器节点时关闭所述第二晶体管以将所述RC电路从到所述放大器的所述输入解耦。
20.一种可变增益放大器，其包括：
多个衰减器节点，所述多个衰减器节点经由在相邻的衰减器节点之间的第一组电阻器串联连接以形成梯形衰减器，并耦接到所述可变增益放大器的AC输入端，其中每个衰减器节点包括：第一晶体管；和RC电路，所述RC电路将所述第一晶体管的漏极端、栅极端和源极端耦接到用于所述衰减器节点的控制信号；知
放大器，所述放大器具有基于连接到多个耦合端的放大器的输入产生的输出，每个耦合端耦接到所述多个衰减器节点中的各自的一个衰减器节点，其中
用于每个衰减器节点的RC电路依据第一时标将第一控制信号传送到所述衰减器节点的所述第一晶体管的所述栅极端，并依据第二时标允许所述栅极端浮置、以在所述第一晶体管在0N和0FF状态之间转变时减小由所述第一晶体管造成的失真，并且
至少部分衰减器节点在所述梯形衰减器的初级包括栅极钳位电路，每个栅极钳位电路具有分别连接到所述第一晶体管的栅极、第二控制信号和地的三个端子。
21.根据权利要求20所述的可变增益放大器，其特征在于，每个衰减器节点中的所述第一晶体管的所述源极连接到所述第一组电阻器中的至少一个电阻器，所述第一组电阻器连接于所述AC输入端，并经由第二电阻器接地，所述第一晶体管的所述漏极耦接到所述放大器的输入端。
22.根据权利要求20所述的可变增益放大器，其特征在于，衰减器节点的所述RC电路包括：
第一RC支路，耦接所述衰减器节点的所述第一晶体管的所述栅极和所述源极，并具有第三电阻器和第一电容器，所述第三电阻器耦接到所述第一晶体管的所述栅极并串联连接到所述第一电容器，所述第一电容器连接到所述第一晶体管的所述源极；
第二RC支路，耦接所述衰减器节点的所述第一晶体管的所述栅极和所述漏极，并具有第四电阻器和第二电容器，所述第四电阻器耦接到所述第一晶体管的所述栅极并串联连接到所述第二电容器，所述第二电容器连接到所述放大器的输入端；及
第五电阻器，将第一(DC)控制信号传送至所述衰减器节点的所述第一晶体管的所述栅极。
23.根据权利要求20所述的可变增益放大器，其特征在于，所述栅极钳位电路包括：第二晶体管和第六电阻器，其中所述第二晶体管的源极经由所述第六电阻器耦接到所述第一晶体管的所述栅极，所述第二晶体管的漏极接地，并且所述第二晶体管的所述栅极连接到所述第二控制信号。
24.根据权利要求20所述的可变增益放大器，其特征在于，用于所述可变增益放大器的连续增益控制通过在沿所述梯形衰减器的每两个相邻衰减器节点间的连续的两步转换得以实现，其中在每个两步转换中，仅两个相邻的衰减器节点通过提供到所述两个衰减器节点的所述第一控制信号被分别激活，并且所述两个激活的衰减器节点中的至少一个在每个两步转换期间被打开。
25.根据权利要求23所述的可变增益放大器，其特征在于，提供到所述栅极钳位电路的所述第二控制信号打开所述第二晶体管，以在对应于所述栅极钳位电路的衰减器节点未激活或未邻近激活的衰减器节点时防止从所述对应于所述栅极钳位电路的衰减器节点的泄漏。
26.一种差分可变增益放大器，包括：
第一组衰减器节点，所述第一组衰减器节点经由相邻的第一组衰减器节点间的第一组电阻器串联连接以形成第一梯形衰减器，并耦接到所述差分可变增益放大器的第一AC输入端，
第一放大器，所述第一放大器具有基于连接到第一多耦合端的输入产生的第一输出，每个第一多耦合端耦接到所述第一组衰减器节点中的各自的一个衰减器节点，
第二组衰减器节点，所述第二组衰减器节点经由在相邻的第二组衰减器节点间的第二组电阻器串联连接以形成第二梯形衰减器，并耦接到所述差分可变增益放大器的第二AC输入端，
第二放大器，所述第二放大器具有基于连接到第二多耦合端的所述第二放大器的输入产生的输出，每个第二多耦合端耦接到所述第二组衰减器节点中的各自的一个衰减器节点，其中
每个所述第一组衰减器节点和所述第二组衰减器节点包括：晶体管；RC电路，所述RC电路将所述晶体管的漏极端、栅极端和源极端耦接到用于所述衰减器节点的控制信号，并且
用于每个衰减器节点的RC电路构造为依据第一时标将控制信号传送到所述衰减器节点的所述晶体管的所述栅极端，并依据第二时标允许所述栅极端浮置、以在所述晶体管在打开和关闭状态之间转变时减小由所述晶体管造成的失真。
27.根据权利要求26所述的差分可变增益放大器，其特征在于，每个第一组衰减器节点的所述晶体管的所述源极连接到所述第一组电阻器中的至少一个电阻器，所述第一组电阻器耦接于所述第一AC输入端，并经由第三电阻器接地，并且每个所述第一组衰减器节点的所述晶体管的所述漏极耦接到所述第一放大器的所述输入。
28.根据权利要求27所述的差分可变增益放大器，其特征在于，每个第二组衰减器节点的所述晶体管的所述源极连接到所述第二组电阻器中的至少一个电阻器，所述第二组电阻器耦接于所述第二AC输入的，并经由第四电阻器接地，并且每个所述第二组衰减器节点的所述晶体管的所述漏极耦接到所述第二放大器的所述输入。
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Patentee before: LINEAR TECHNOLOGY Corp.