CN101783107A - 显示驱动器的数据线驱动装置 - Google Patents

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Abstract

一种显示驱动器的数据线驱动装置，使用与各种分辨率的显示面板对应的多通道移位寄存器，分别设置数据线，实现低耗电化。在上述数据线驱动装置中，分别设置有数据线(DL1、DL2)，并设置有：第1显示锁存部，根据第1移位寄存器的移位脉冲锁存数据线(DL1)的数据；第2显示锁存部，根据第2移位寄存器的移位脉冲锁存数据线(DL2)的数据；第3移位寄存器(21)，将由第1移位寄存器移位的移位脉冲传输到第2移位寄存器；以及选择器电路，切换从第1移位寄存器到第3移位寄存器的连接路径、和从第3移位寄存器到第2移位寄存器的连接路径，其中，使用第3移位寄存器控制数据线的驱动开始和驱动停止。

Description

显示驱动器的数据线驱动装置
技术领域
本发明涉及一种显示驱动器的数据线驱动装置。尤其涉及向TFT液晶显示装置等矩阵型显示装置的源极驱动器提供显示数据的数据线驱动装置。
背景技术
一直以来，在薄型晶体管(TFT)液晶显示装置等常用显示驱动器IC中，要求可选择输出通道数而使用的显示驱动器，以应对各种分辨率的显示面板。
最近，要求可应对的输出数为6种、8种，最大输出数和最小输出数之差超过200。
图8是专利文献1的图6所示的现有的显示驱动器用多通道移位寄存器的模块图。触发器610～670使启动信号SP与时钟信号CLK同步地依次移位到触发器670的输出信号SEQ。从各触发器的输出信号OUT、OUTB输出用于锁存数据总线的数据的移位脉冲，未图示的显示锁存器将该OUT、OUTB信号作为锁存时钟，锁存显示数据。向该触发器提供控制信号A、B、C，在切换减少输出的通道数时，根据控制信号A、B、C，不经由所有触发器，经旁路680或690，向后级的触发器传输移位的移位脉冲。
并且，还已知有与上述不同的如下技术：为了实现显示驱动器的高速化、低耗电化，显示驱动器分别设置有多个数据总线，减轻数据总线的负载。图9是专利文献2所述的现有的分别设置有数据线的显示驱动器IC的模块图。图9所示的驱动器IC中，从驱动器IC的中央输入的数据(模拟信号)通过开关SWd输入到在左右分别设置的数据线A和数据线B中。开关SWd由控制信号产生电路111的控制信号CONT控制。控制信号产生电路111根据驱动器IC中内置的移位寄存器SR1、SR2、…、SRn(n是1个驱动器IC的输出数)的动作，生成控制信号CONT。
在启动脉冲(STH)输入到寄存器SR1时，移位寄存器SR1、SR2、…、SRn根据时钟依次从寄存器SR1、SR2、…、SRn输出移位脉冲SRO1、SRO2、…、SROn。寄存器SRn的输出作为和后一级连接的其他驱动器IC的启动脉冲(STH)而输出。
数据线A上连接有开关SW1、SW2、…、SWn/2，通过它们连接有采样保持电路S/H1、S/H2、…、S/Hn/2。其输出通过电压跟随器的输出放大部112从驱动器输出。
专利文献1：日本特开2006-072368号公报(及其图6)
专利文献2：日本特开2000-250495号公报(及其图1)
在使用专利文献1所述的多通道移位寄存器并可选择显示通道数的显示驱动器中，也需要如专利文献2所述分别设置数据线，从而实现高速化、低耗电化。对使用多通道移位寄存器的显示驱动器的技术、及分别设置数据线的技术进行组合时，其问题在于分别设置的数据线的驱动开始和驱动停止的时序控制。为了高速驱动数据线，需要从比分别设置的数据线的数据开始锁存稍早的时序开始驱动数据线。此时，还需要根据显示通道数的选择来改变数据线的驱动时序。要求如下的显示驱动器的数据线驱动电路：伴随着显示通道数的不同选择，可通过简单的电路切换分别设置的数据线的驱动时序。
发明内容
本发明的一个侧面涉及的显示驱动器的数据线驱动装置，其特征在于，具有：第1数据线驱动电路，驱动第1数据线；第1移位寄存器；第1显示锁存部，与上述第1数据线连接，将由上述第1移位寄存器移位的移位脉冲作为时钟，锁存上述第1数据线的数据；第2数据线驱动电路，驱动第2数据线；第2移位寄存器；第2显示锁存部，与上述第2数据线连接，将由上述第2移位寄存器移位的移位脉冲作为时钟，锁存上述第2数据线的数据；第3移位寄存器，设置在上述第1移位寄存器和上述第2移位寄存器之间，将由上述第1移位寄存器移位的移位脉冲传输到上述第2移位寄存器；以及选择器电路，切换从上述第1移位寄存器向上述第3移位寄存器输入移位脉冲的路径、和由上述第3移位寄存器输出的移位脉冲输入到上述第2移位寄存器的路径，上述第1数据线驱动电路根据由上述第3移位寄存器移位的移位脉冲，停止驱动第1数据线，上述第2数据线驱动电路根据由上述第3移位寄存器移位的移位脉冲，开始驱动第2数据线。
本发明的另一个侧面涉及的显示驱动器的数据线驱动装置，其特征在于，具有：第1数据线驱动电路，驱动第1数据线；第1移位寄存器；第1显示锁存部，与上述第1数据线连接，将由上述第1移位寄存器移位的移位脉冲作为时钟，锁存上述第1数据线的数据；第2数据线驱动电路，驱动第2数据线；第2移位寄存器；第2显示锁存部，与上述第2数据线连接，将由上述第2移位寄存器移位的移位脉冲作为时钟，锁存上述第2数据线的数据；第1路径和第2路径，将由上述第1移位寄存器移位的移位脉冲传输到第2移位寄存器；以及选择器电路，进行如下切换：将由上述第1移位寄存器移位的移位脉冲经由上述第1路径输入到第2移位寄存器，还是经由上述第2路径输入到第2移位寄存器，在上述第1显示锁存部结束锁存之后，上述第1数据线驱动电路停止驱动上述第1数据线，在上述第2显示锁存部开始锁存之前，上述第2数据线驱动电路开始驱动上述第2数据线。
根据本发明，在使用多通道移位寄存器并分别设置数据线的显示驱动器的数据线驱动装置中，与显示通道数对应地控制数据线的驱动时序，从而能够降低耗电。
附图说明
图1是本发明的实施方式1的显示驱动器的数据线驱动电路的模块图。
图2是本发明的实施方式1中的源极驱动器部的模块图。
图3是在本发明的实施方式1中显示通道数较少时的时序图。
图4是在本发明的实施方式1中显示通道数较多时的时序图。
图5是本发明的实施方式2的显示驱动器的数据线驱动电路的模块图。
图6是在本发明的实施方式2中显示通道数较少时的时序图。
图7是在本发明的实施方式2中显示通道数较多时的时序图。
图8是专利文献1所述的现有的显示驱动器用多通道移位寄存器的模块图。
图9是专利文献2所述的现有的分别设置数据线的显示驱动器IC的模块图。
具体实施方式
根据需要参照附图说明本发明的实施方式的概要。
如图5所示，本发明的一个实施方式的显示驱动器的数据线驱动装置，具有：第1数据线驱动电路32，驱动第1数据线DL1；第1移位寄存器(S1～S6)；第1显示锁存部(L1～L6)，与第1数据线DL1连接，将由第1移位寄存器(S1～S6)移位的移位脉冲作为时钟
Figure G201010002975XD00041
锁存第1数据线DL1的数据；第2数据线驱动电路33，驱动第2数据线DL2；第2移位寄存器(S7～S13)；第2显示锁存部(L7～L12)，与第2数据线DL2连接，将由第2移位寄存器(S7～S13)移位的移位脉冲作为时钟
Figure G201010002975XD00042
锁存第2数据线DL2的数据；第3移位寄存器21，设置在第1移位寄存器(S1～S6)和第2移位寄存器(S7～S13)之间，将由第1移位寄存器(S1～S6)移位的移位脉冲传输到第2移位寄存器(S7～S13)；以及选择器电路(34-2～34-6)，切换从第1移位寄存器(S1～S6)向第3移位寄存器21输入移位脉冲的路径、及由第3移位寄存器21输出的移位脉冲输入到第2移位寄存器(S7～S13)的路径，第1数据线驱动电路32根据由第3移位寄存器21移位的移位脉冲(S23的输出)，停止驱动第1数据线DL1，第2数据线驱动电路33根据由第3移位寄存器21移位的移位脉冲(S21的输出)，开始驱动第2数据线DL2。
根据上述结构，在第1移位寄存器(S1～S6)和第2移位寄存器(S7～S13)之间设置第3移位寄存器21，使用第3移位寄存器控制数据线的驱动开始和驱动停止的时序，因此即使通道数的选择种类增加，也可通过仅改变第1移位寄存器和第3移位寄存器的连接路径、第3移位寄存器和第2移位寄存器的连接路径，使数据线的驱动开始和驱动停止的时序达到最佳。
并且，如图2、图5所示，在一个实施方式的显示驱动器的数据线驱动装置中，第1至第3移位寄存器(S1～S6、S7～S13、21)分别包括串行连接的多个数据触发器(各S1～S13、S21～S23)，各数据触发器(图2的SX)具有数据输入端子IN、时钟输入端子CLK及数据输出端子(OUT1、OUT2)，与从时钟输入端子输入的时钟同步地，将从数据输入端子IN输入的移位脉冲输出到数据输出端子(OUT1、OUT2)，第3移位寄存器21具有第1数据触发器S21和在第1数据触发器S21的后级连接的第2数据触发器S23，第1数据线驱动电路32与由第2数据触发器S23输出的移位脉冲同步地停止驱动第1数据线DL1，第2数据线驱动电路33与由第1数据触发器S21输出的移位脉冲同步地开始驱动第2数据线DL2。
进一步，如图5所示，在一个实施方式的显示驱动器的数据线驱动装置中，第3移位寄存器21具有第3数据触发器S22，在第1数据触发器S21的后级且第2数据触发器S23的前级连接，第3数据触发器S22的数据输出端子经由选择器电路(34-5、34-6)连接到第2移位寄存器。
并且，如图1、图5所示，本发明的一个实施方式的显示驱动器的数据线驱动装置，具有：第1数据线驱动电路32，驱动第1数据线DL1；第1移位寄存器(S1～S6)；第1显示锁存部(L1～L6)，与第1数据线DL1连接，将由第1移位寄存器(S1～S6)移位的移位脉冲作为时钟，锁存第1数据线DL1的数据；第2数据线驱动电路33，驱动第2数据线DL2；第2移位寄存器(S7～S13)；第2显示锁存部(L7～L12)，与第2数据线DL2连接，将由第2移位寄存器(S7～S13)移位的移位脉冲作为时钟，锁存第2数据线DL2的数据；第1路径(R1：R1-1、R1-2)和第2路径(R2：R2-1、R2-2)，将由第1移位寄存器(S1～S6)移位的移位脉冲传输到第2移位寄存器(S7～S13)；以及选择器电路(34-1～34-6)，进行如下切换：将由第1移位寄存器(S1～S6)移位的移位脉冲经由第1路径(R1：R1-1、R1-2)输入到第2移位寄存器(S7～S13)，还是经由第2路径(R2：R2-1、R2-2)输入到第2移位寄存器(S7～S13)，在第1显示锁存部(L1～L6)结束锁存之后，第1数据线驱动电路32停止驱动第1数据线DL1，在第2显示锁存部(L7～L12)开始锁存之前，第2数据线驱动电路33开始驱动第2数据线DL2。
根据上述结构，在第1显示锁存部(L1～L6)结束锁存之后，停止驱动第1数据线DL1，在第2显示锁存部(L7～L12)开始锁存之前，开始驱动第2数据线DL2，因此即使在使用多通道移位寄存器以改变显示通道数时，也能够分别设置数据线，实现高速动作、低耗电化。
并且，如图1、图2、图5所示，在本发明的一个实施方式的显示驱动器的数据线驱动装置中，第1及第2移位寄存器(S1～S6、S7～S13)分别包括串行连接的多个数据触发器(各S1～S13)，各数据触发器(图2的SX)具有数据输入端子IN、时钟输入端子CLK及数据输出端子(OUT1、OUT2)，与从时钟输入端子输入的时钟同步地，将从数据输入端子IN输入的移位脉冲输出到数据输出端子(OUT1、OUT2)，第2数据线驱动电路33与由位于选择器电路(34-1、34-2、34-5、34-6)的前级的数据触发器(S2、S21)所输出的移位脉冲同步地开始驱动第2数据线DL2，第1数据线驱动电路32与经由选择器电路(34-1、34-2、34-5、34-6)提供到第2移位寄存器(S7～S13)的移位脉冲进一步通过数据触发器(S10、S23)移位并延迟而获得的移位脉冲同步地停止驱动第1数据线DL1。
即，根据上述结构，无论如何选择显示通道数，均能够通用生成开始驱动第2数据线的时序的电路、及生成停止驱动第1数据线的时序的电路。
并且，如图1、图5所示，在本发明的一个实施方式的显示驱动器的数据线驱动装置中，第1数据线驱动电路32根据作为移位脉冲而提供到第1移位寄存器(S1～S6)的最初级的启动信号STH，开始驱动第1数据线DL1，第2数据线驱动电路33根据由第2移位寄存器(S7～S13)的最终级S13输出的移位脉冲，停止驱动第2数据线DL2。
以下，参照附图详细说明各实施方式。
(实施方式1)
图1是本发明的实施方式1的显示驱动器的数据线驱动电路的模块图。源极驱动器电路模块1～12是驱动TFT液晶面板的源极线的电路模块。从第1数据线DL1向源极驱动器电路模块1～6提供显示数据，从第2数据线DL2向源极驱动器电路模块7～12提供显示数据。第1数据线驱动电路32驱动第1数据线DL1，第2数据线驱动电路33驱动第2数据线DL2。
在此，参照作为源极驱动器部的模块图的图2说明源极驱动器电路模块1～12的内部结构。源极驱动器电路模块1～12分别包括数据触发器SX、显示锁存器(数据锁存器)LX、DA转换器DX、输出放大器AX。数据触发器SX与时钟信号CLK同步地输入移位脉冲IN，输出延迟的移位脉冲(OUT1、OUT2)。各源极驱动器电路模块1～12的数据触发器作为下述移位寄存器而发挥作用：前一级的OUT2端子连接到后一级的IN端子，随着靠向最终极的数据触发器S13，使输入到最初级的数据触发器S1的启动信号STH与时钟CLK同步地依次移位。此外，OUT1和OUT2是输出同相的输出信号的输出端子。
数据触发器SX的输出端子OUT1连接到显示锁存器LX的时钟信号输入端子φ，显示锁存器LX与由数据触发器SX输出的移位脉冲同步地锁存数据线D的数据。从Q端子输出锁存的显示数据。DA转换器DX将由显示锁存器LX输出的显示数据转换为模拟信号。转换为模拟信号的显示数据从DA转换器DX的OUT端子输出，通过以电压跟随器方式连接的输出放大器AX放大，驱动TFT液晶面板的源极线。
其中，将接收第1数据线DL1的数据的显示锁存器(L1～L6)作为第1显示锁存部、将接收第2数据线DL2的数据的显示锁存器(L7～L12)作为第2显示锁存部。并且，将对第1显示锁存部提供移位脉冲作为时钟的数据触发器(S1～S6)设为第1移位寄存器，将对第2显示锁存部(L7～L12)提供移位脉冲作为时钟的数据触发器(S7～S13)设为第2移位寄存器。根据上述结构，第1、第2显示锁存部的各显示锁存器根据从第1、第2移位寄存器提供的移位脉冲，分别按不同时间锁存第1数据线DL1、第2数据线DL2的数据。
并且，图1的数据线驱动电路具有多通道移位寄存器的功能，设有选择器电路34-1、34-2，其可进行如下选择：将由第1移位寄存器(S1～S6)的最终级S6输出的移位脉冲作为移位脉冲而提供到第2移位寄存器(S7～S13)的最初级的触发器S7，或者将第1移位寄存器的中途的移位脉冲(由数据触发器S3输出的移位脉冲)作为移位脉冲而提供到第2移位寄存器的中途的数据触发器S10。选择器电路34-1接通、选择器电路34-2断开时，是液晶面板的源极线的数量较少的情况，源极驱动器电路模块4～9不驱动源极线。不驱动源极线的源极驱动器电路模块4～9还停止时钟，可降低耗电。而选择器电路34-2接通、选择器电路34-1断开时，源极驱动器电路模块1～12均驱动源极线。
并且，通过第1数据线驱动电路32、第2数据线驱动电路33分别驱动数据线，降低每根数据线的负载，实现数据传输的高速化，并且在不需要驱动数据线时，停止驱动数据线，从而可实现数据线驱动的低耗电化。第1数据线驱动电路32中设有由NAND电路32-2、32-3构成的置位复位触发器，第1数据线驱动电路32如下进行控制：与启动信号STH同步地开始驱动数据线DL1，根据由数据触发器S10输出的移位脉冲停止驱动数据线DL1。
即，第1数据线驱动电路32使用比通过选择器电路34-1、34-2提供到第2移位寄存器的移位脉冲延迟的脉冲，停止驱动数据线DL1。根据上述结构，无论通过选择器电路如何选择多通道移位寄存器，均在第1显示锁存部完成第1数据线DL1的数据取入后，第1数据线驱动电路32停止驱动。
并且，第2数据线驱动电路33中设有由NAND电路33-2、33-3构成的置位复位触发器，第2数据线驱动电路33如下进行控制：与由数据触发器S2输出的移位脉冲同步地开始驱动数据线DL2，根据由数据触发器S13输出的移位脉冲停止驱动数据线DL2。即，与位于选择器电路34-1、34-2前级的数据触发器S2所输出的移位脉冲同步地开始驱动第2数据线DL2。根据上述结构，无论通过选择器电路如何选择多通道移位寄存器，均在第2显示锁存部开始取入第2数据线DL2的数据前，第2数据线驱动电路33开始驱动。
接着，参照图3和图4的时序图说明驱动该数据线的动作。图3和图4分别是显示通道数较少时和较多时的时序图。
首先，从图3的时序图开始说明。图3是显示通道数较少时的时序图，是图1中选择器电路34-1接通、34-2断开的情况。与时钟信号CLK同步地，作为启动信号STH提供的移位脉冲通过第1移位寄存器(S1～S6)依次移位。第2移位寄存器(S7～S13)中，从第1移位寄存器的数据触发器S3向第2移位寄存器的中途的数据触发器S10提供移位脉冲，因此在时序t8下，当由数据触发器S3输出的移位脉冲下降时，由数据触发器S10输出的移位脉冲上升。构成第2移位寄存的移位寄存器的触发器中，前三级的数据触发器S7、S8、S9停止动作。并且，在图3的时序图中，触发器S4～S6动作，但也可以停止动作。
DL1ON是由NAND电路32-2、32-3构成的置位复位触发器的输出信号，通过该信号控制第1数据线DL1的驱动开始、驱动停止。当DL1ON为高电平时，从NAND电路32-1输出数据信号，当DL1ON为低电平时，第1数据线DL1被固定为高电平。在时序t1下，DL1ON与启动信号STH的上升同步置位，在时序t8下，DL1ON与由数据触发器S10输出的移位脉冲同步复位。即，与第1显示锁存部的显示锁存器(L1～L6)中的最初锁存数据线DL1的数据的显示锁存器L1的锁存时钟即S1Q的上升相比，早半个时钟开始驱动数据线，与最后锁存数据线DL1的数据的显示锁存器L3的锁存时钟即S3Q的下降同步地停止驱动数据线。
并且，DL2ON是由NAND电路33-2、33-3构成的置位复位触发器的输出信号，通过该信号控制第2数据线DL2的驱动开始、驱动停止。当DL2ON为高电平时，从NAND电路32-1输出数据信号，当DL2ON为低电平时，第2数据线DL1被固定为高电平。在时序t4下，DL2ON与由数据触发器S2输出的移位脉冲同步置位，在时序t14下，DL2ON与由数据触发器S 13输出的移位脉冲同步复位。即，与第2显示锁存部的显示锁存器(L7～L12)中的最初锁存数据线DL2的数据的显示锁存器L10的锁存时钟即S10Q的上升相比，早2个时钟开始驱动数据线，与最后锁存数据线DL2的数据的显示锁存器L12的锁存时钟即S12Q的下降同步地停止驱动数据线。
接着，参照作为显示通道数较多时的时序图的图4说明动作。图4是在图1中选择器电路34-2接通、34-1断开的情况。在图4中，源极驱动器电路模块1～12均动作。和时钟信号CLK同步地，作为启动信号STH提供的移位脉冲通过第1、第2移位寄存器(S1～S13)依次移位。从第1移位寄存器的最终级的输出向第2移位寄存器的最初级的输入提供移位脉冲。
在时序t1下，作为控制第1数据线驱动电路32的动作开始、停止的控制信号的DL1ON，与启动信号STH的上升同步置位，第1数据线驱动电路32开始驱动第1数据线DL1。并且，在时序t20下，DL1ON与由数据触发器S10输出的移位脉冲同步复位，停止驱动第1数据线DL1。该第1数据线DL1停止驱动的时序比第1显示锁存部(L1～L6)与最后由数据触发器S6输出的移位脉冲同步地锁存显示数据的时序足够晚。
在时序t4下，控制第2数据线驱动电路33的动作开始、停止的控制信号DL2ON，与由数据触发器S2输出的移位脉冲同步置位，开始驱动第2数据线DL2。并且，在时序t26下，DL2ON与由数据触发器S13输出的移位脉冲同步复位，停止驱动第2数据线DL2。该第2数据线DL2开始驱动的时序比第2显示锁存部(L7～L12)与最初由数据触发器S7输出的移位脉冲同步地锁存显示数据的时序足够早。
如上所述，根据实施方式1，在使用了多通道移位寄存器的可选择驱动的源极线数的显示驱动器的数据线驱动装置中，分别设置数据线，且与多通道寄存器的选择无关地，能够通过共同的电路控制数据线驱动的开始和停止。
(实施方式2)
图5是实施方式2的显示驱动器的数据线驱动电路的模块图。对和实施方式1大致相同的电路，标以相同的标号，并省略其说明。在实施方式2中，在第1移位寄存器(S1～S6)和第2移位寄存器(S7～S13)之间，设置将由第1移位寄存器移位的移位脉冲传输到第2移位寄存器的第3移位寄存器21。并且，第1移位寄存器(S1～S6)和第3移位寄存器的连接是通过选择器电路(34-3、34-4)来切换，并且第3移位寄存器和第2移位寄存器的连接也是通过选择器电路(34-2、34-5、34-6)来切换。进一步，通过该第3移位寄存器，控制第1数据线驱动电路32停止驱动第1数据线DL1的时序，控制第2数据线驱动电路33开始驱动第2数据线DL2的时序。
通过选择器电路34-3和选择器电路34-4，向第3移位寄存器电路的最初级的数据触发器输入由第1移位寄存器的数据触发器S1和数据触发器S4输出的移位脉冲。由第3移位寄存器21的最初级的数据触发器S21输出的移位脉冲输入到NAND电路33-3，与由数据触发器S21输出的移位脉冲同步地，第2数据线驱动电路33开始驱动第2数据线DL2。
并且，第3移位寄存器21的第2级数据触发器S22通过选择器电路34-5、34-6，向第2移位寄存器(S7～S13)的数据触发器S7或S10提供移位脉冲。并且，第3移位寄存器的第3级数据触发器S23输入到NAND电路32-3，与由数据触发器S23输出的移位脉冲同步地，第1数据线驱动电路32停止驱动第1数据线DL1。
接着，参照图6和图7的时序图说明该数据线驱动装置的动作。图6和图7分别是显示通道数较少时和较多时的时序图。首先，从图6的时序图开始说明。图6是显示通道数较少时的时序图，是在图5中选择器电路34-3和34-5接通、34-2、34-4、34-6断开的情况。这种情况下，第3移位寄存器21的数据触发器S21与第1移位寄存器的触发器S2同步，数据触发器S23与第2移位寄存器的数据触发器S10同步。因此，在实施方式1的时序图3和图6中，仅是使控制信号DL1ON复位的数据触发器从数据触发器S10变为S23、使控制信号DL2ON置位的数据触发器从数据触发器S2变为S21，动作时序相同。
其次，图7是显示通道数较多时的时序图，该时序图与实施方式1的时序图即图4的时序不同。图7的显示通道数较多的情况是在图5中选择器电路34-2、34-4、34-6接通、34-3和34-5断开的情况。此时，第3移位寄存器21的数据触发器S21和第1移位寄存器的触发器S5同步，数据触发器S23和第2移位寄存器的触发器S7同步。因此，使DL1ON复位的时序和使DL2ON置位的时序分别变为图7的时序t14及时序t10。
在实施方式1中，显示通道较少时没有问题，但显示通道较多时，停止驱动第1数据线DL1的时序过于延迟，开始驱动第2数据线DL2的时序过早，因此在不需要分别驱动数据线时，无法充分获得停止驱动数据线这一分别设置数据线的效果。而根据实施方式2，在第1移位寄存器和第2移位寄存器之间设置第3移位寄存器，通过该第3移位寄存器，控制停止驱动第1数据线DL1的时序和开始驱动第2数据线DL2的时序。因此，具有与显示通道数无关地能够以最佳时序控制分别设置的数据线的驱动开始和驱动停止的时序的优点。
即，在实施方式1的时序图3、图4中，根据显示通道数的选择，第1数据线DL1和第2数据线DL2的驱动重叠的期间(图3、图4中DL1ON和DL2ON均为高电平的期间)不同。但在实施方式2的时序图6、图7中，即使显示通道数的选择改变，第1数据线DL1和第2数据线DL2的驱动重叠的期间(图6、图7中DL1ON和DL2ON均为高电平的期间)相同。
此外，在图5的电路中，显示通道数的选择仅为2种(路径R1-1、R1-2和路径R2-1、R2-2两种)，但只要改变从第1移位寄存器到第3移位寄存器的连接路径、从第3移位寄存器到第2移位寄存器的连接路径，显示通道数的选择可增加到任意种。并且，即使增加了显示通道数的选择种类，也不需要变更第3移位寄存器21和第1、第2数据线驱动电路32、33的电路结构，能够进行数据线的驱动开始、停止的最佳的时序控制。
并且，使第1数据线DL1和第2数据线DL2的驱动重叠的期间也不限于图5的电路，如可改变第3移位寄存器的级数，则可自由增减。
以上，参照实施方式说明了本发明，但本发明不限于上述实施方式的结构，当然包括在本发明范围内本领域技术人员可获得的各种变形、修改。

Claims (6)

1.一种显示驱动器的数据线驱动装置，其特征在于，
具有：第1数据线驱动电路，驱动第1数据线；
第1移位寄存器；
第1显示锁存部，与上述第1数据线连接，将由上述第1移位寄存器移位的移位脉冲作为时钟，锁存上述第1数据线的数据；
第2数据线驱动电路，驱动第2数据线；
第2移位寄存器；
第2显示锁存部，与上述第2数据线连接，将由上述第2移位寄存器移位的移位脉冲作为时钟，锁存上述第2数据线的数据；
第3移位寄存器，设置在上述第1移位寄存器和上述第2移位寄存器之间，将由上述第1移位寄存器移位的移位脉冲传输到上述第2移位寄存器；以及
选择器电路，切换从上述第1移位寄存器向上述第3移位寄存器输入移位脉冲的路径、和由上述第3移位寄存器输出的移位脉冲输入到上述第2移位寄存器的路径，
上述第1数据线驱动电路根据由上述第3移位寄存器移位的移位脉冲，停止驱动第1数据线，
上述第2数据线驱动电路根据由上述第3移位寄存器移位的移位脉冲，开始驱动第2数据线。
2.根据权利要求1所述的显示驱动器的数据线驱动装置，其特征在于，
上述第1移位寄存器至第3移位寄存器分别包括串行连接的多个数据触发器，上述各数据触发器具有数据输入端子、时钟输入端子及数据输出端子，与从上述时钟输入端子输入的时钟同步地，将从上述数据输入端子输入的移位脉冲输出到数据输出端子，
上述第3移位寄存器具有第1数据触发器和在上述第1数据触发器的后级连接的第2数据触发器，
上述第1数据线驱动电路与由上述第2数据触发器输出的移位脉冲同步地停止驱动第1数据线，
上述第2数据线驱动电路与由上述第1数据触发器输出的移位脉冲同步地开始驱动第2数据线。
3.根据权利要求2所述的显示驱动器的数据线驱动装置，其特征在于，
上述第3移位寄存器具有第3数据触发器，在上述第1数据触发器的后级且上述第2数据触发器的前级连接，上述第3数据触发器的数据输出端子经由上述选择器电路连接到上述第2移位寄存器。
4.一种显示驱动器的数据线驱动装置，其特征在于，
具有：第1数据线驱动电路，驱动第1数据线；
第1移位寄存器；
第1显示锁存部，与上述第1数据线连接，将由上述第1移位寄存器移位的移位脉冲作为时钟，锁存上述第1数据线的数据；
第2数据线驱动电路，驱动第2数据线；
第2移位寄存器；
第2显示锁存部，与上述第2数据线连接，将由上述第2移位寄存器移位的移位脉冲作为时钟，锁存上述第2数据线的数据；
第1路径和第2路径，将由上述第1移位寄存器移位的移位脉冲传输到第2移位寄存器；以及
选择器电路，进行如下切换：将由上述第1移位寄存器移位的移位脉冲经由上述第1路径输入到第2移位寄存器，或是经由上述第2路径输入到第2移位寄存器，
在上述第1显示锁存部结束锁存之后，上述第1数据线驱动电路停止驱动上述第1数据线，
在上述第2显示锁存部开始锁存之前，上述第2数据线驱动电路开始驱动上述第2数据线。
5.根据权利要求4所述的显示驱动器的数据线驱动装置，其特征在于，
上述第1移位寄存器和第2移位寄存器分别包括串行连接的多个数据触发器，上述各数据触发器具有数据输入端子、时钟输入端子及数据输出端子，与从上述时钟输入端子输入的时钟同步地，将从上述数据输入端子输入的移位脉冲输出到数据输出端子，
上述第2数据线驱动电路与由位于上述选择器电路的前级的数据触发器所输出的移位脉冲同步地开始驱动上述第2数据线，
上述第1数据线驱动电路与经由上述选择器电路提供到第2移位寄存器的移位脉冲进一步通过数据触发器移位并延迟而获得的移位脉冲同步地停止驱动上述第1数据线。
6.根据权利要求1至5中任一项所述的显示驱动器的数据线驱动装置，其特征在于，
上述第1数据线驱动电路根据作为移位脉冲而提供到上述第1移位寄存器的最初级的启动信号，开始驱动第1数据线，
上述第2数据线驱动电路根据由上述第2移位寄存器的最终级输出的移位脉冲，停止驱动第2数据线。
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