CN101741424A - 多模式高动态扩频信号快速捕获方法 - Google Patents

Abstract

多模式高动态扩频信号快速捕获方法，所述的捕获方法基于FPGA实现，步骤如下：(1)对输入的中频采样数据进行2倍内插和下变频，将中频数字信号下变频到零中频，输出为I、Q两路零中频信号；(2)产生出采样率为2倍码速率的零中频信号；(3)将上述降采样之后的I、Q两路数据输入到匹配滤波器中，采用时分复用折叠算法完成相关运算，输出I、Q两路各n段单点相关运算结果；(4)串行得到捕获判决样本值；(5)根据捕获模式参数中的伪码码长，对串行得到的上述捕获判决样本值采用非相干累加处理，找出最大判决样本值，判断其是否大于捕获判决门限，实现捕获判决。该方法能适应多信息速率、多伪码速率和多伪码码长的多模式高动态扩频信号快速捕获。

Description

多模式高动态扩频信号快速捕获方法

技术领域

本发明是应用在通信系统领域的基于FPGA的信号快速捕获的实现，可满足大部分接收机基带系统对多模式高动态扩频信号进行快速捕获。

背景技术

随着通信系统应用的多样化，越来越多的接收机都对信号快速捕获提出了更高的要求。几乎所有的接收机都需要对中频或基带信号进行捕获，而大部分系统都对捕获时间有严格要求。根据对相关文献的检索与查新结果，当前在FPGA中广泛应用的且研究也最多的快速捕获算法主要有两种：一是基于匹配滤波器的快捕算法，二就是基于FFT的快捕算法，二者各有优势：前者优势在时域并行搜索，后者优势在频域并行搜索。而两种算法目前都只针对特定系统特定信号进行捕获设计，而没有提出针对多模式扩频信号的通用算法模块的研究。目前的快速捕获算法一般都有两点不足：其一是算法优化与实现结构优化还不够，其性价比(功能、性能与资源消耗代价之比)还不够高；其二是模式单一，算法灵活性差，其算法模块不具备良好通用性、可移植性和可扩展性。

经过相关文献检索，目前专利文献有一个，即《快速捕获的高灵敏度GPS接收机》，专利号为98814075.6。该专利仅仅提到了用匹配滤波实现GPS信号快速捕获，而没有提到匹配滤波器采用时分复用折叠算法的创新结构，且捕获信号模式单一，仅捕获模式固定的GPS信号。而对于非专利文献，查找到大量运用匹配滤波器实现信号快速捕获的文献资料，运用极其广泛。但所有文献都没有实现一个通用可配置的、能捕获多模式高动态扩频信号的算法模块，即目前的应用仅限于对单一模式信号的捕获，算法模块都针对于特定系统进行特定设计，且捕获判决策略单一固定，其算法实现不具备良好的通用性、可移植性和可扩展性；同时，现有文献还没有提出过用FPGA中的BlockRam阵列来实现时分复用折叠匹配滤波器的优化结构。从检索时间、检索范围及检索结果看，国内专利和非专利文献还没有本发明创新点的相关报道。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种多模式高动态扩频信号快速捕获方法，该方法能适应多信息速率、多伪码速率和多伪码码长的多模式高动态扩频信号快速捕获。

本发明进一步解决的技术问题是：本发明方法具有良好的可移植性和可扩展性。

本发明的技术解决方案是：多模式高动态扩频信号快速捕获方法，所述的捕获方法基于FPGA实现，方法步骤如下：

(1)对输入的中频采样数据进行2倍内插和下变频，将中频数字信号下变频到零中频，输出为I、Q两路零中频信号；

(2)根据输入的伪码速率，将下变频后的I、Q两路零中频信号分别进行低通滤波和降采样处理，产生出采样率为2倍码速率的零中频信号；

(3)将上述降采样之后的I、Q两路数据输入到匹配滤波器中，采用时分复用折叠算法完成相关运算，输出I、Q两路各n段单点相关运算结果，n为时分复用折叠算法中时隙复用数，单点即每个伪码码元只有一个采样点参与相关；

(4)将匹配滤波输出的n段单点相关运算结果进行一次缓存，并前后两两相加，得到全样点相关运算结果，再根据步骤(2)中输入的伪码速率，选择相关积分长度，将上述I、Q两路各n段全样点相关运算结果进行平方和运算，并将各段平方和运算值前后两两为一组进行比较，将各组比较值的较大值相加，得到一个捕获判决样本值；

(5)根据捕获模式参数中的伪码码长，对串行得到的上述捕获判决样本值采用非相干累加处理，找出最大判决样本值，判断其是否大于捕获判决门限，实现捕获判决。

所述步骤(2)中的低通滤波和降采样处理过程如下：

(2.1)由FPGA中可配置的DCM产生出2倍系统时钟，该2倍系统时钟大于100MHz；FPGA中另外一个可配置DCM根据输入的伪码速率，产生出对应伪码速率时钟的2倍频，即2倍码速率时钟；所述的系统为本发明捕获方法所在的接收机基带处理系统；

(2.2)用上述2倍系统时钟去采样2倍码速率时钟，检测其上升沿，根据检测出的上升沿对步骤(1)中的I、Q两路零中频信号分别进行累加清除运算来实现低通滤波和降采样，产生出2倍码速率采样率的零中频信号。

所述步骤(3)中的匹配滤波器采用FPGA中的BlockRam阵列来实现相关运算的数据移位缓存，并用时分复用折叠算法实现采样率为2倍码速率的I、Q两路零中频信号与本地伪码相乘，乘积结果采用流水线工作方式进行相关运算中的累加操作。

所述步骤(3)的乘法操作的具体实现过程如下：

(3.1)根据系统要求捕获的最大码速率的2倍速率，利用DCM将其进行n倍频输出作为匹配滤波器工作时钟，实现n时隙时分复用；其中n由FPGA中当前系统正常工作所能承受的最高工作频率而决定；

(3.2)根据该捕获方法在整个积分区间的数据存储长度S，设置存储深度、BlockRam单元数据位宽以及需要调用的BlockRam单元的数量，将所有调用的BlockRam单元并列排列组成匹配滤波器；所述的存储深度数值等于上述n，而存储长度S仅是I/Q单路数据长度，即匹配滤波器需要存储I、Q两路数据共2S长度；

(3.3)在上述n倍频时钟下，匹配滤波器完成单点相关积分操作，也即匹配滤波器中I/Q单路整个S长度的数据，每次只有S/2个数据在进行相关积分运算；在n倍频时钟下，匹配滤波器在n个时隙会完成I、Q两路整个积分区间S所有缓存数据的移位操作和S/2个数据的乘法。

所述步骤(3)的累加操作在完成乘法操作后立刻进行，加法操作仍以n倍频时钟为驱动时钟，每个时钟节拍处理的I/Q单路数据长度为上述整个积分区间的1/n段，用L表示，即L＝S/2n；S为整个积分区间的数据存储长度，其加法实现步骤为：

第一步，在当前时钟节拍将上一个时钟节拍完成了乘法操作的L个数据前后两两为一组相加，得到L/2个第一级加法结果；

第二步，在第二个时钟节拍，将第一个时钟节拍完成了第一级加法的L/2个数据继续前后两两为一组相加，得到L/4个第二级加法结果；而此时下一段长度为L的数据则进行第一级加法运算得到该段L长度数据的L/2个第一级加法结果；

第三步，以此类推，在第三个时钟节拍，由L/4个第二级加法结果可得到L/8个第三级加法结果；第四步，继续进行两两一组的加法，最后经过log₂L个时钟节拍，完成log₂L级加法，可得到这L个数据总的加法和值的输出。

所述(3.1)步骤中的n倍频时钟的确定过程如下：

n＝2^x，其中

公式中220为该捕获方法所在系统的最高工作频率，m_max为系统要求捕获的最大伪码速率，也即输入步骤(2)中的最大伪码速率，两者单位均为兆赫兹；

为向下取整运算。

所述(3.2)步骤中BlockRam数据位宽、BlockRam单元的调用数量设置过程如下：

(3.2.1)根据整个积分区间数据长度S和存储深度n，确定每个时隙即每个匹配滤波器时钟节拍需要处理的数据量L，即L＝S/2n，则每个时隙存储的数据量为处理的数据量的两倍即2L；而匹配滤波器需要同时处理I、Q两路，则每个时隙需要存储的数据量为4L；

(3.2.2)BlockRam数据位宽与BlockRam单元调用数量的乘积等于上述每个时隙需要存储的数据量4L；选择最接近36的整数倍的位宽作为调用BlockRam的数据位宽；再根据上述等式确定BlockRam单元的调用数量。

所述步骤(4)中相关积分长度的选择是伪码速率为1.023M～4.092M时为128码元长度积分，而5.115M、6.138M和7.161M这3种伪码速率则采用256码元长度的积分。

所述步骤(5)中伪码码长为2^m-1，m为小于等于16的自然数。

本发明与现有技术相比有益效果为：

(1)本发明能适应多模式扩频信号的捕获，包括多信息速率、多伪码速率和多伪码码长的多模式扩频信号。该捕获方法由输入伪码速率和伪码码长两个参数而选择相应模式的捕获方式，实现多模式扩频信号的快速捕获。

(2)本发明可运用灵活的捕获判决策略，具有很好的可移植性和可扩展性，可应用于绝大部分接收机系统。本发明对外接口简单，根据输入的捕获模式参数，可完成相应模式的捕获，输出捕获结果，所以可根据系统需求，对捕获判决部分的程序代码进行少量修改即可满足不同的系统需求，可移植性可扩展性强。

(3)本发明方法利用了匹配滤波器在时域并行搜索快的绝对优势，而利用灵活的搜索策略和捕获算法策略来补偿频域的搜索速度损失，对匹配滤波器进行了结构创新，采用FPGA中BlockRam阵列来实现时分复用折叠算法的匹配滤波器，节约了逻辑资源。传统匹配滤波器是运用FPGA中纯逻辑资源Slice来实现的，而Slice在FPGA中最宝贵。同等规模的匹配滤波器(积分区间数据长度为1023)需要耗费超过200万门逻辑门；而本方法的实现是节约纯逻辑资源Slice，将匹配滤波器中的采样数据存储及其移位用BlockRam来实现，而仅用Slice实现树状流水线加法结构，这样的匹配滤波器实现方式仅占用60万门逻辑门和152个BlockRam基本单元，从而节约了目标FPGA中的纯逻辑资源。而整个多模式快速捕获方法的实现，根据系统需求的不同也仅仅耗费60～80万门逻辑门，资源消耗远少于常规捕获方法。

(4)本发明选择的积分区间数据长度为1023，即2¹⁰-1，是折中考虑捕获性能和消耗资源的最优参数。要提高捕获性能，则积分区间越长越好，积分区间越长，则伪码相关峰对于噪声的增益越大，捕获概率高；但积分区间越长，捕获实现所消耗的FPGA资源就越大，且抗比特翻转的速率越小，所以需要折中考虑积分区间参数，本发明选择1023是最优的参数，既能保证良好的捕获性能，又耗费较少的逻辑资源。

附图说明

图1为本发明方法流程图；

图2为本发明匹配滤波器结构示意图；

图3为本发明树状流水线加法结构图。

具体实施方式

下面结合图1所示的流程及具体实例，详细介绍本发明方法，多模式高动态扩频信号快速捕获方法的实现步骤是：

(1)对输入的中频采样数据进行2倍内插和下变频，将中频数字信号下变频到零中频，输出为I、Q两路零中频信号，输入中频采样数据量化位宽为4比特；

(2)根据输入的捕获模式参数，将下变频后的I、Q两路零中频数字信号分别进行低通滤波和降采样处理，产生出采样率为2倍码速率的零中频信号，即产生出每个伪码码元有两个采样点的零中频数字信号；

此步骤所涉及的不同捕获模式参数为伪码速率，可对应1.023M的1～7倍共7个伪码速率模式(根据实际需要可进行扩展)，该步骤实现方式是：

由FPGA中可配置的DCM产生出2倍系统时钟(大于100M，本方法实现的系统中系统时钟为62M，输出2倍钟为124M，该捕获方法实现所在的系统为接收机基带处理系统，并且是运用FPGA完成基带信号处理的系统，系统时钟即为FPGA基带处理的全局工作时钟)；而用另一个可配置DCM根据输入伪码速率参数，产生出对应伪码速率的2倍频，即2倍码速率时钟(如1.023M伪码速率模式，产生出2.046M的2倍码速率时钟)，用2倍系统时钟去采样2倍码速率时钟，检测其上升沿，根据检测出的上升沿对零中频数字信号进行累加清除运算来实现低通滤波和降采样，产生出2倍码速率采样率的零中频信号。

(3)将降采样之后的I、Q两路数据输入到创新结构的匹配滤波器完成伪码的单点乘法积分运算(乘法积分运算在通信理论上称为“相关运算”)，匹配滤波器实现结构如图2所示。本模块创新的采用了BlockRam阵列来实现相关运算数据的移位缓存，并用时分复用折叠算法实现与本地码的相关运算，同时相关累加操作采用流水线工作方式，增大了数据吞吐量，实现时域的并行运算。

在扩频通信理论中，伪码具有良好的自相关特性，扩频信号捕获都利用其自相关特性来实现。输入的扩频信号要实现捕获，就必须将输入的扩频信号与本地伪码进行相关运算，利用相关运算得到的相关峰实现捕获。综合考虑所耗资源和捕获功能的实现，本方法将整个相关积分区间数据长度定为1023，来实现不同码长的捕获运算，为了数据处理方便，在计算的过程中要将积分区间的数据长度1023补成1024，也即整个积分区间数据长度S从2046补成2048，为2的整数次方。而每个伪码必须有两个采样点参与运算才能实现捕获(信号处理理论)，也即整个1023个伪码码元长度的数据必须具有2046个数据存储单元来实现相关运算的数据缓存(I、Q两路各2046共4092个数据存储单元)。在2倍码速率时钟的驱动下，每一个节拍就输入一个新采样数据，同时整个2046个数据单元作为一个1×2046的排列向一个方向进行移位，也即每一个节拍从排列的一端移入一个新的采样值，而从另一端就移出一个采样值，这样始终保证整个数据排列单元有2046的采样值，这2046个数据在排列相位上将序号为双数的数据取出，即将第2个，第4个，第6个......共1023个数据取出，在2倍码速率时钟的驱动下与本地伪码(长度1023)同时做乘法运算，运算结果采用树状流水线加法结构(见图3)实现积分运算(累加运算)，运算结果作为一个2046数据排列相位的单点相关运算结果输出；数据缓存排列每移入一个采样值，则该匹配滤波器就对应输出1个相关运算值，整个工作过程是串行的。

常规的匹配滤波器实现是运用FPGA中的纯逻辑资源来实现，这样的实现方式必然消耗2046＊2个数据存储资源和4092＊2个加法器存储资源(2046+1023+512+256+128+64+32+16+8+4+2+1＝4092)，若每个数据采用最低的4比特量化宽度，则该匹配滤波器要消耗49104个D触发器，纯逻辑资源消耗巨大。本方案实现的匹配滤波器，是利用FPGA中闲置的BlockRam来实现I、Q两路各2046个数据缓存，而加法器存储单元仅使用常规匹配滤波器所用加法器数量的1/8，利用8时隙时分复用(8个8倍频时钟节拍)来实现流水线加法运算。BlockRam是FPGA内部的存储器资源，可通过IP核进行资源调用，绝大部分都用来FPGA在线调试使用；本方法将其加以利用，用BlockRam来实现I、Q两路共4092个采样数据的排列存储和移位，从而节约了宝贵了纯逻辑资源。而采用伪码单点相关运算方式，是利用其输入的采样数据对应伪码的相位相对固定的特点(每个伪码对应两个采样数据)，来实现全样点的相关积分。由前所述，乘法运算时，是将2046个存储数据的序号为双数的数据取出进行乘法运算，如果当前取出的数据为每个伪码的其中一个采样点，则下一个节拍实现数据移位后，取出的数据即为每个伪码的另一个采样点，这样在时间上前后两个节拍的相关积分运算结果相加，就可得到全样点的相关积分值。显然，匹配滤波器采用单点相关运算方式所使用的乘法器和加法器数量，只是全样点相关运算方式所使用的乘法器、加法器数量的一半，进一步节约了纯逻辑资源。

该创新结构的匹配滤波器实现方式如下：利用可配置的DCM输出2倍码速率时钟的8倍频时钟，将其作为该匹配滤波器工作时钟。在8倍频时钟下实现I、Q两路各2046个存储数据中一半数据(1023)的乘法，只需在每个时钟节拍完成1024的1/8即128个存储数据的乘法即可(将1023补成1024)，则在8个节拍后，也即一个2倍码速率时钟节拍中，就能串行完成整个1023个数据的乘法(理论上称为时分复用)，这样只用原来的1/8加法存储器串行执行8次，就能完成一个2046存储数据排列相位的乘法和加法。将BlockRam单元设置为数据位宽64位，存储深度为8，调用32个BlockRam单元即可实现I、Q两路共4092个采样数据的存储。一个采样值4比特量化，一组I、Q采样值为8比特，则将BlockRam数据位宽定为64位，即一个BlockRam数据可存储64÷8＝8组I、Q采样值，调用32个BlockRam单元，将其并列排列(如图2)，则在一个8倍频时钟节拍中，处理的存储数据为8＊32＝256组I、Q采样值(I、Q两路数据同时处理)，而深度定为8，是因为时隙复用数为8，即每个时隙(8倍频时钟节拍)完成256组I、Q采样值的单点乘法运算，8时隙就能处理完256＊8＝2048组采样值，即完成了I、Q两路的一个2046数据排列相位的乘法运算。

上述BlockRam数据位宽、BlockRam单元的调用数量设置过程如下：

首先，根据整个积分区间数据长度S＝2048和存储深度n＝8，确定每个时隙(每个匹配滤波器时钟节拍)需要处理的数据量L，即L＝S/2n＝128，则每个时隙存储的数据量为处理的数据量的两倍即256；而匹配滤波器需要同时处理I、Q两路，则每个时隙需要存储的数据量为4L＝512；

然后，BlockRam数据位宽与BlockRam单元调用数量的乘积等于上述每个时隙需要存储的数据量4L；选择最接近36的整数倍的位宽作为调用BlockRam的数据位宽，因为V4系列FPGA芯片中BlockRam最小单元的位宽为36比特，所以将位宽定为36整数倍可以使BlockRam利用率达到最高；再根据上述等式确定BlockRam单元的调用数量；上述两参数的选择必须使占用总的BlockRam最小单元的数量最少。

而BlockRam中存储数据的移位则由BlockRam的读写逻辑来实现，即采样数据先从每个BlockRam单元中读出，此时执行乘法操作，完成该时隙数据的乘法运算后，在下一个8倍频时钟时隙将上一时隙完成了乘法运算的数据再次写入BlockRam单元中，同时在写入过程中完成数据移位：将每个BlockRam单元读出数据的最后一组I、Q采样值移出给下一个BlockRam单元，而将前一个BlockRam单元移出的数据移进本单元BlockRam数据，而新的采样值则在第一时隙移进第一个BlockRam单元。

每一个8倍频时钟时隙完成了乘法运算的数据则立刻进行加法运算，驱动时钟仍为8倍频时钟。由前述可知，本方法采用时分复用的时隙复用数为8，所以整个2046存储数据排列相位被分为8段，每个8倍频时钟时隙处理2048÷8＝256个存储数据，则8个时钟时隙就能处理完整个2046数据排列相位的存储数据。同理，乘法之后的数据加法运算也被分为8段进行，且采用树状流水线加法结构(如图3)来完成，且I、Q两路分别进行。每一个时隙实现一级加法运算，则8个时隙后得到的加法和值即为第一段采样数据即I、Q两路第一段各自的256个采样值的积分运算结果，根据流水线工作原理，树状流水线加法结构会在8倍频时钟驱动下，串行输出I、Q两路各自2046采样值存储长度的8段256数据积分运算结果。所以匹配滤波器的输出为I、Q两路各8段共16个相关运算值。

加法操作仍以8倍频时钟为驱动时钟，每个时钟节拍处理的I/Q单路数据长度为上述整个积分区间的1/8段，用L表示，即L＝2048/(2＊8)＝128；S为整个积分区间的数据存储长度，其加法实现步骤为：

第一步，在当前时钟节拍将上一个时钟节拍完成了乘法操作的L个数据前后两两为一组相加，得到L/2个第一级加法结果；

第二步，在第二个时钟节拍，将第一个时钟节拍完成了第一级加法的L/2个数据继续前后两两为一组相加，得到L/4个第二级加法结果；而此时下一段长度为L的数据则进行第一级加法运算得到该段L长度数据的L/2个第一级加法结果；

第三步，以此类推，在第三个时钟节拍，由L/4个第二级加法结果可得到L/8个第三级加法结果；第四步，继续进行两两一组的加法，最后经过log₂L个时钟节拍，完成log₂L级加法，可得到这L个数据总的加法和值的输出；而根据流水线工作原理，下一个时钟节拍输出的即为下一段L长度数据的加法和值。这种加法操作需要I、Q两路数据各自独立且同时进行。

(4)由上述可知，I、Q两路各8段单点相关运算值输出，需要将I、Q两路共16个输出做一级缓存，并将缓存数据与当前输出数据相加，完成全样点相关积分(即每个码元两个采样点均参与相关)；由前述可知其每段的积分长度为128伪码码元，而对于不同的扩频信号模式，为了满足其捕获要求，所选择的合适的积分长度也会不同。所以需要根据输入的不同捕获模式参数，对完成了全样点加和的I、Q两路各8段全样点相关运算值进行积分长度的选择。之后完成I、Q两路相关值平方和运算。该步骤所涉及的模式参数是伪码速率。

首先完成全样点积分加和，之后将I、Q两路各8段全样点相关运算值分别进行相位对应的平方和运算，即I路第一个全样点相关运算值的平方与Q路第一个全样点相关运算值的平方相加和，得到第一个I、Q全样点相关运算值的捕获判决样本值，其他段的样本值同理可得。相对于本方案采用的1023码元积分区间数据长度，如伪码速率为1.023M，则整个积分区间的积分宽度为

秒，对应的积分频率为其他伪码速率同理，也即对于1.023M的1～7倍，各自对应的积分区间频率为1k～7k。而根据捕获理论，积分区间中不能有比特的跳变(信息比特0变为1或者1变为0，也称为比特翻转)，如果积分区间中有比特翻转，则会影响I、Q两路相关峰的最大峰值，进而影响平方和峰值的水平。而本方案的系统要求，信息速率可变范围根据伪码速率不同需要达到50bps～10k，最高速率达到10k，所以本方案必须有抗比特翻转的措施。该措施即将匹配滤波输出的I、Q两路各8段相关积分输出完成全样点加和以及各段平方和运算后，将8个平方和值的相邻两个值作为一组进行比较，取其中较大值输出，共输出4个平方和值。由于每段积分宽度为整个1023积分区间的1/8，以1.023M伪码速率为例，整个积分区间的积分频率由前面已计算出为1k，所以1/8的积分区间对应积分频率就为8k，这样可抗比特翻转的最高信息速率为4k，因为每两个连续的8k积分区间中，必然有一个区间有比特翻转，而另一个区间没有比特翻转，所以，将8个8k积分区间分为4组相邻的区间进行相关值平方和比较，其中较大平方和值的积分区间必然没有比特翻转，没有比特翻转的平方和值才能作为后续捕获判决的样本值。而信息速率低于4k时也可以选择较大值输出作为捕获判决的样本值，但如果信息速率大于了4k，就有可能出现相邻两段积分值均有比特翻转的情况，这就会影响捕获结果。

由于该捕获方案最后输出的捕获到的频点值，其最大频偏为±4k(系统规定的参数)，所以该捕获方案中频率搜索间隔最大为8k。而由前述可知，1.023M速率伪码可捕获4k以下的信息速率，同理2.046M可适应8k以下信息速率，3.069M可适应12k以下的信息速率，4.092M可适应16k以下信息速率，5.115M～7.161M可抗比特翻转速率最大值对应为20k、24k和28k，但由于本系统最高信息速率为10k，所以对于5.115M～7.161M这3个速率模式的扩频信号，本方案采用256码元积分长度，即将上述I、Q两路各8段128码元积分长度的全样点相关值，前后两两为一组相加，可得到4段256码元积分长度全样点相关值，再进行4段各自的平方和运算，再完成两组平方和值比较、输出两个较大值。这样对于5.115M、6.138M和7.161M三种模式而言，256积分长度可抗的最大比特翻转变为10k～14k，既满足最大10k的信息速率，也能较好的实现5.115M～7.161M的捕获，因为伪码速率越高，积分长度太小，则对于±4k的最大捕获频偏而言，捕获的频点间隔太小，错捕的概率会增大。所以，本方案对于相关积分长度的选择是1.023M～4.092M为128码元积分长度，而5.115M、6.138M和7.161M这3种伪码速率模式则采用256码元积分长度。其选取原则是：对应伪码速率模式下，所选的积分区间对应的积分频率为Fs，可抗信息比特翻转速率为Fs/2，系统要求捕获的最大频偏为ΔFm_ax，则应满足条件

才能很好的实现信号捕获，且具有良好的捕获概率。公式中ΔF_max是系统要求，所以需要根据ΔF_max去选取参数Fs，从而选取相关积分时间长度

所以，对于整个相关积分区间数据长度1023而言，1.023M～4.092M对应产生8段128全样点相关值的平方和值，前后进行4组比较，而5.115M以上的速率对应4段256全样点相关值的平方和值，前后进行两组比较；之后将其中4个较大值或2个较大值再相加，最后得到的值即为对应的伪码速率模式下，该1023相关积分区间长度(2046数据存储长度)的一个捕获判决样本值。

(5)通过相关、平方和运算后，对于2046数据存储长度的每个2046数据排列相位都能得到一个捕获判决的样本值，该样本值的数据率(即采样率)与前面输入匹配滤波的零中频I、Q信号采样率是一致的，均为2倍码速率时钟。所以最后的捕获判决运算的驱动时钟也是2倍码速率时钟。捕获判决的样本值是在2倍码速率时钟节拍下串行产生，而由于伪码具有周期性，此计算出的捕获判决样本值也具有跟伪码周期相同的周期性，所以，在一个伪码周期中，当输入信号的某个1023积分区间长度的采样存储值与本地伪码对齐时，此时计算得到的捕获判决样本值为最大值(相关峰理论)，而该最大值在一个伪码周期中是唯一的，其他时刻所得到的样本值都很小，类似噪声。扩频信号的捕获就是利用了这个最大的相关峰值来判决实现的。

根据捕获模式参数中的伪码码长，选择相应的码长计数模式，将前面计算得到的捕获判决样本值进行当前码长周期的2倍长度的存储(比如码长1023，则码周期为1023，需要存储2046个样本值才能得到整个周期的计算样本值；码长2046，则需要存储4092个样本值才能得到整周期的计算样本值)。将这些样本值按照2倍码速率时钟进行串行存储，对于每个频点的捕获判决，第一个周期的样本值进行直接存储，从第二个周期开始，新输入的判决样本值在对应相位上进行累加(例如码长为1023的情况：前1023个样本值直接存储，第1024个样本值与第1个样本值相加，第1025个样本值与第2个样本值进行累加)，这样保证每个周期的每个样本值都能存储在对应的位置(相位)上，这种方法称为非相干累加，目的是为了增加判决样本值的水平，提高捕获判决的灵敏度。但非相干累加的次数(即累加周期数)也不能太大，太大则会延长捕获时间，太小则捕获灵敏度太低，折中选择，本方案选择累加4次，即总共累加4个周期的判决样本值。在最后一个累加周期中，即在数据完成最后一次累加后，就遍历所有存储单元的数据，找出当前捕获的载波频点下最大的判决样本值，将最大的判决样本值锁存，同时调整前端下变频处理的本地载波频率，开始对下一个频点进行捕获运算，当搜索完所有的频点后，就可以得到所有频点捕获运算得到的最大判决样本值，并记录最大样本值所对应的频点，将两者输出给CPU进行判决(这里的CPU一般为DSP)。本方案采用的是将找到的最大判决样本值和对应频点值输出，由DSP来进行判决；也可以在得到最大判决样本值后直接进行捕获的判决，即与门限比较，判决是否捕获上当前模式的扩频信号。由扩频理论可得，只有本地载波频率与输入信号的载波频率最接近，也即下变频后频偏最小的信号才能在捕获运算中得到唯一的相关峰值。

上面的伪码码长的选择原则如下：常规的扩频伪码码长(伪码周期)都满足2^m-1，m为自然数，伪码的生成都由m阶移位寄存器产生；该捕获方法适用于伪码阶数小于等于16的伪码码长捕获，即码长小于等于65535均能实现捕获。该捕获方法由外部输入的不同码长参数，实现不同长度的伪码计数，从而实现不同码长的捕获判决。

由扩频理论可知，当捕获时刻的载波频偏达到了相关积分时间对应的信息速率的1/2，则扩频信号相关峰降为0，不能实现捕获；要实现捕获，必须使最大频偏处的相关峰平方和值损失不能大于3dB，即最大频偏处的相关峰平方和水平不能低于没有频偏时相关峰平方和最大水平的1/2。所以，选择的积分时间长度要能适应各伪码速率下捕获的最大频偏，即所选择的积分长度要使得在最大频偏处的相关峰平方和值不能小于最大相关峰平方和值的1/2才能有效实现捕获。

本方法所在系统规定，其最大频偏为±4k，即捕获到的频点值与实际频点的偏差最大到4k，所以根据上面的相关峰捕获理论，需要对频率搜索间隔进行选择以满足相关峰要求。对于1.023M速率模式，可抗最大频偏为4k，但其积分区间对应频率为8k，如果最大捕获频偏定为4k，根据理论可知，相关峰将为0，所以对于1.023M速率模式，捕获的最大频偏不能设置为4k，但也不能太小，太小会增加捕获频点数目，进而增加捕获时间；折中选择2.5k捕获频偏，这样对于1.023M速率模式的捕获，采用的频率搜索间隔为5k，即最大为±2.5k的捕获频偏。系统要求捕获范围为±200k，则用5k的频率搜索间隔，将要搜索400÷5＝80个频点；而对于2.046M及以上的伪码速率模式，积分区间的对应频率都大于8k，采用4k最大捕获频偏就能满足相关峰捕获理论，所以对于2.046M～7.161M的伪码速率模式，采用8k频率搜索间隔，则要搜索400÷8＝50个频点。

通过以上步骤，就实现了多模式的扩频信号快速捕获运算，该捕获方法涵盖的多模式扩频信号参数包括：信息速率50bps～10k可变，伪码速率1.023M～7.161M可变，伪码码长2ⁿ-1，n＝1，2......16(即可捕获的最长码长为65535，2¹⁶-1)。

本发明方法在硬件平台上的部分测试结果如下表所示：

本发明未详细说明部分属于本领域技术人员公知常识。

Claims (9)

1.多模式高动态扩频信号快速捕获方法，其特征在于：所述的捕获方法基于FPGA实现，方法步骤如下：

(1)对输入的中频采样数据进行2倍内插和下变频，将中频数字信号下变频到零中频，输出为I、Q两路零中频信号；

(2)根据输入的伪码速率，将下变频后的I、Q两路零中频信号分别进行低通滤波和降采样处理，产生出采样率为2倍码速率的零中频信号；

(3)将上述降采样之后的I、Q两路数据输入到匹配滤波器中，采用时分复用折叠算法完成相关运算，输出I、Q两路各n段单点相关运算结果，n为时分复用折叠算法中的时隙复用数，单点即每个伪码码元只有一个采样点参与相关；

(4)将匹配滤波输出的n段单点相关运算结果进行一次缓存，并前后两两相加，得到全样点相关运算结果，再根据步骤(2)中输入的伪码速率，选择相关积分长度，将上述I、Q两路各n段全样点相关运算结果进行平方和运算，并将各段平方和运算值前后两两为一组进行比较，将各组比较值的较大值相加，得到一个捕获判决样本值；

(5)根据捕获模式参数中的伪码码长，对串行得到的上述捕获判决样本值采用非相干累加处理，找出最大判决样本值，判断其是否大于捕获判决门限，实现捕获判决。

2.根据权利要求1所述的多模式高动态扩频信号快速捕获方法，其特征在于：所述步骤(2)中的低通滤波和降采样处理过程如下：

(2.1)由FPGA中可配置的DCM产生出2倍系统时钟，该2倍系统时钟大于100MHz；FPGA中另外一个可配置DCM根据输入的伪码速率，产生出对应伪码速率时钟的2倍频，即2倍码速率时钟；所述的系统为本发明捕获方法所在的接收机基带处理系统；

(2.2)用上述2倍系统时钟去采样2倍码速率时钟，检测其上升沿，根据检测出的上升沿对步骤(1)中的I、Q两路零中频信号分别进行累加清除运算来实现低通滤波和降采样，产生出2倍码速率采样率的零中频信号。

3.根据权利要求1所述的多模式高动态扩频信号快速捕获方法，其特征在于：所述步骤(3)中的匹配滤波器采用FPGA中的BlockRam阵列来实现相关运算的数据移位缓存，并用时分复用折叠算法实现采样率为2倍码速率的I、Q两路零中频信号与本地伪码相乘，乘积结果采用流水线工作方式进行相关运算中的累加操作。

4.根据权利要求3所述的多模式高动态扩频信号快速捕获方法，其特征在于所述步骤(3)的乘法操作的具体实现过程如下：

(3.1)根据系统要求捕获的最大码速率的2倍速率，利用DCM将其进行n倍频输出作为匹配滤波器工作时钟，实现n时隙时分复用；其中n由FPGA中当前系统正常工作所能承受的最高工作频率而决定；

(3.2)根据该捕获方法在整个积分区间的数据存储长度S，设置存储深度、BlockRam单元数据位宽以及需要调用的BlockRam单元的数量，将所有调用的BlockRam单元并列排列组成匹配滤波器；所述的存储深度数值等于上述n，而存储长度S仅是I/Q单路数据长度，即匹配滤波器需要存储I、Q两路数据共2S长度；

(3.3)在上述n倍频时钟下，匹配滤波器完成单点相关积分操作，也即匹配滤波器中I/Q单路整个S长度的数据，每次只有S/2个数据在进行相关积分运算；在n倍频时钟下，匹配滤波器在n个时隙会完成I、Q两路整个积分区间S所有缓存数据的移位操作和S/2个数据的乘法。

5.根据权利要求3所述的多模式高动态扩频信号快速捕获方法，其特征在于所述步骤(3)的累加操作在完成乘法操作后立刻进行，加法操作仍以n倍频时钟为驱动时钟，每个时钟节拍处理的I/Q单路数据长度为上述整个积分区间的1/n段，用L表示，即L＝S/2n；S为整个积分区间的数据存储长度，其加法实现步骤为：

第一步，在当前时钟节拍将上一个时钟节拍完成了乘法操作的L个数据前后两两为一组相加，得到L/2个第一级加法结果；

第二步，在第二个时钟节拍，将第一个时钟节拍完成了第一级加法的L/2个数据继续前后两两为一组相加，得到L/4个第二级加法结果；而此时下一段长度为L的数据则进行第一级加法运算得到该段L长度数据的L/2个第一级加法结果；

第三步，以此类推，在第三个时钟节拍，由L/4个第二级加法结果可得到L/8个第三级加法结果；第四步，继续进行两两一组的加法，最后经过log₂L个时钟节拍，完成log₂L级加法，可得到这L个数据总的加法和值的输出。

6.根据权利要求4或5所述的多模式高动态扩频信号快速捕获方法，其特征在于：所述(3.1)步骤中的n倍频时钟的确定过程如下：

n＝2^x，其中

公式中220为该捕获方法所在系统的最高工作频率，m_max为系统要求捕获的最大伪码速率，也即输入步骤(2)中的最大伪码速率，两者单位均为兆赫兹；为向下取整运算。

7.根据权利要求4所述的多模式高动态扩频信号快速捕获方法，其特征在于所述(3.2)步骤中BlockRam数据位宽、BlockRam单元的调用数量设置过程如下：

(3.2.1)根据整个积分区间数据长度S和存储深度n，确定每个时隙即每个匹配滤波器时钟节拍需要处理的数据量L，即L＝S/2n，则每个时隙存储的数据量为处理的数据量的两倍即2L；而匹配滤波器需要同时处理I、Q两路，则每个时隙需要存储的数据量为4L；

(3.2.2)BlockRam数据位宽与BlockRam单元调用数量的乘积等于上述每个时隙需要存储的数据量4L；选择最接近36的整数倍的位宽作为调用BlockRam的数据位宽；再根据上述等式确定BlockRam单元的调用数量。

8.根据权利要求1所述的多模式高动态扩频信号快速捕获方法，其特征在于所述步骤(4)中相关积分长度的选择是伪码速率为1.023M～4.092M时为128码元长度积分，而5.115M、6.138M和7.161M这3种伪码速率则采用256码元长度的积分。

9.根据权利要求1所述的多模式高动态扩频信号快速捕获方法，其特征在于所述步骤(5)中伪码码长为2^m-1，m为小于等于16的自然数。

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