CN101174850B - 一种短型部分匹配快捕相关器 - Google Patents

Abstract

一种短型部分匹配快捕相关方法及其相关器，采用先对信号进行部分匹配相关，在估计有信号情况下再进行精确匹配相关而进行捕获，使用该方法的相关器包括存储模块，包括数据存储空间；部分匹配滤波器模块；数据调用模块；门限检测模块；所述门限检测模块包括初门限检测模块和精门限检测模块，检测不同长度相关码的两次相关值；所述数据调用模块还用于更换所述匹配滤波器系数以及指示所述初门限检测模块和精门限检测模块的转换，以实现本发明的短型部分匹配快捕相关方法。给出了以FPGA实现的方式。采用本发明的短型部分匹配快捕相关方法及其相关器大大地减少对硬件资源的占用该种处理方式特别适用于对相关器处理频率要求不高但系统资源有限的情况。

Description

一种短型部分匹配快捕相关器

技术领域

本发明涉及扩频通信领域的信号接收，尤其涉及接收信号的快速捕获。 

技术背景

在扩频通信系统中，直接序列扩频(Direct Sequence Spread Spectrum)是使用比发送信息数据速率高许多倍的伪随机码对载有信息数据的基带信号的频谱进行扩展，形成宽带的低功率谱密度的信号作为发送信号，接收端通过相同伪随机码(本地相关码)与接收到的信号进行相关处理后恢复出原有信号的通信方式。由于功率谱密度低，直接序列扩频具有良好的隐蔽性和抗干扰性，且对别的系统产生干扰较小，从而得到越来越广泛的应用。捕获相关器是扩频通信系统中关键部件之yi,gif，数字系统中常采用滑动相关器和匹配滤波器来实现对原始伪随机码的匹配，但二者分别具有捕获时间长和占用系统资源大的缺点。在公知相关系统中，接收到的信号为： 

s(n)＝[c₁d₁+r₁，c₁d₂+r₂，...，c₁d_N+r_N，c₂d₁+r_N+1，c₂d₂+r_N+2，...，c₂d_N+r_2N，...] 

                                          (1) 

其中，c₁，c₂，...为输入的信息码元，d₁，d₂，...，d_N为相关码，r₁，r₂，...，r_N为引入的噪声。 

对应的接收端相关码为 

d(n)＝[d₁，d₂，...，d_N]           (2) 

通常情况下将接收信号与相关码之间的相关运算表示为： 

$\mathrm{corr}(s\left(n\right),d\left(n\right))=\underset{m=0}{\overset{M}{\mathrm{\Σ}}}s(n-m)d\left(n\right)---\left(3\right)$

其中，M为观察窗宽度，所述观察窗长度为yi,gif次相关的长度，即部分匹配滤波器的移位寄存器的移位位数。按照该种方法实现的匹配滤波器需要占用的寄存器资源为N×I+N×B+M×B，乘法器(或选择器)N个，其中B为输入信息的位数。难以对本地相关码进行灵活更改。特别在FPGA系统中实现匹配滤波器时，由于匹配滤波器采用寄存器进行构造，在相关器长度较长时将对系统资源造成极大浪费，且控制不方便。 

发明内容

针对上述存在的缺陷，本发明的个方面是提供种短型部分匹配的快捕相关方法及使用该方法的相关器，采用对信号进行部分匹配相关，在估计有信号情况下再进行精确匹配相关而进行捕获。为了达到上述目的，本发明首先提出一种短型部分匹配快捕相关运算方法，其特征在于包括如下步骤：(a)接收输入数据，且将所述输入数据存储在存储模块中；(b)将所述输入数据与顺序截短的本地相关码进行初相关运算，得到初相关运算值；(c)将所述初相关运算值与一预定的初门限值进行比较，以进行初门限检测，若所述初相关运算值等于或超过所述初门限值时，继续进行以下步骤(d)至(f)，若所述初相关运算值未达到所述初门限值，则将所述输入数据丢弃，结束所述相关运算；(d)将所述存储模块中的所述截短的本地相关码更换为全长度的本地相关码；(e)将所述输入数据与所述全长度的本地相关码进行精相关运算，得到精相关运算值；(f)将所述精相关运算值与一预定的精门限值进行比较，以进行精门限检测，若所述精相关运算值等于或超过所述精门限值时，将所述输入数据输出；如所述相关运算值未达到所述精门限值，则将所述输入数据丢弃。 

较佳地，所述顺序截短的本地相关码的相关运算表示形式为corr(s(n)， 

其中，s(n)为接收到的信号，L为根据需要所预设的长度，设所述全长度的本地相大码的长度N为，将N际以L，当N不可被L整除时，在其后补零以使其能够被L整除，即k＝N/L从而将全长度的本地相关码按L长度分为k组，C为小于L的任意值，M为观察窗宽度，所述观察窗宽度为一次相关运算的长度；s(n)为所述接收到的数据；D(k，n)为所述截短本地相关码。 

较佳地，所述精相关运算中，所述全长度的本地相关码按所述L分为k组，将k组的所述全长度的本地相关码依次进行所述相关运算，并且累加所述相关运算结果。 

本发明的另一个方面还提出使用上述相关运算方法的短型部分匹配快捕相关器，包括连接在一起的： 

存储模块，包括数据存储空间，匹配滤波器系数存储空间和相关输出结果存储空间，分别用于储存输入数据、匹配滤波器系数和相关输出结果；部分匹配滤波器模块，用于对所述输入数据和所述匹配滤波器系数存储空间中的匹配滤波器系数进行相关运算； 

数据调用模块，用于控制进行所述相关的所述输入数据和所述匹配滤波器系数的操作； 

门限检测模块，用于对所述相关值进行判断； 

所述门限检测模块包括初门限检测模块和精门限检测模块；所述数据调用模块还用于更换所述匹配滤波器系数以及指示所述初门限检测模块和精门限检测模块的转换；信号输入时首先存储在所述存储模块的所述数据存储空间中，然后用所述部分匹配滤波器模块对所述数据与所述匹配滤波器系数进行初相关运算，此时，所述匹配滤波器系数为顺序截短的本地相关码，对所述初相关运 算的相关值进行初门限检测，若所述相关值未达到预定的初门限值，丢弃该部分所述输入数据，若所述相关值等于或超过所述初门限值时，所述数据调用模块指示更换所述匹配滤波器系数以及指示所述门限检测模块转变为所述精门限检测状态，再次用所述部分匹配滤波器模块对所述数据与所述匹配滤波器系数进行精相关运算，此时，所述匹配滤波器系数为全长度的本地相关码，对所述精相关运算的相关值进行精门限检测，若所述相关值等于或超过预定的精门限值时，输出进入捕获状态的信号，如所述相关值未达到所述精门限值，丢弃该部分所述输入数据。 

较佳地，所述顺序截短的本地相关码的表现形式为corr(s(n)， 

其中，s(n)为接收到的信号，L为根据需要所预设的长度，设所述全长度的本地相关码的长度N为，将N除以L，当N不可被L整除时，在其后补零以使其能够被L整除，即k＝N/L从而将全长度的本地相关码按L长度分为k组，C为小于L的任意值，M为观察窗宽度，所述观察窗宽度为一次相关运算的长度；s(n)为所述接收到的数据；D(k，n)为所述截短的本地相关码。 

较佳地，所述精相关运算中，所述数据调用模块指示将依次按所述L分为k组的所述全长度的本地相关码设为所述匹配滤波器以进行所述精相关运算，所述部分匹配滤波器模块累加所述相关运算结果。 

较佳地，所述快捕相关器以FPGA实现。 

较佳地，所述存储模块的数据存储空间为双口RAM结构。 

由于设全长度的本地码长度N可被L整除(不能时在其后补零)，将所述全长度的本地相关码字按L长度分为k组，K＝N/L。 

由此，相关运算可表示为 $D(k,l)=\left[\begin{array}{c}{d}_1,d_2,...,d_L\\ d_{L+1},d_{L+2},...,d_{2L}\\ .\\ .\\ .\\ d_{(k-1)L+1},d_{(k-1)L+2},...,d_{\mathrm{kL}}\end{array}\right]---\left(4\right)$

corr(s(n)， $D(k,l))=\underset{m=0}{\overset{M}{\mathrm{\Σ}}}\underset{k=0}{\overset{K-1}{\mathrm{\Σ}}}s(n+\mathrm{kL}-m)D(k,n)---\left(5\right)$

其中，K为相关码周期与匹配滤波器长度的整数倍关系，L一般为匹配滤波器的长度。该种方式表述的相关处理占用寄存器资源为L×B+L+L×B。L与相关码字周期无直接关系，可以由系统设定。此时系统工作频率约为前述处理方式的K倍。采用该方式后匹配相关器的构架与相关码无关，就可以灵活地实现任意相关码的更换以实现截短本地相关码而进行相关处理，设C≤L，则截短后的相关码与输入信息相关处理可表示为： 

corr(s(n)， $D_c(k,l)=\underset{m=0}{\overset{M}{\mathrm{\Σ}}}\underset{k=0}{\overset{C-1}{\mathrm{\Σ}}}s(n+\mathrm{kL}-m)D(k,n)---\left(6\right)$

$\mathrm{corr}(s\left(n\right),D_c(k,l))=\underset{m=0}{\overset{M}{\mathrm{\Σ}}}\underset{k=0}{\overset{C-1}{\mathrm{\Σ}}}s(n+\mathrm{kL}-m)D(k,n)---\left(6\right)$

其中，C表示截短后用于进行相关运算的相关码的长度，C可取小于L的任意值可实现任意长度相关码的相关处理。为了保证根据本发明的短型部分匹配快捕相关方法的精度，进行步骤(e)所述的相关运算时的相关码为全长度的本地相关码，可表示为： 

$\mathrm{corr}(s\left(n\right),D_c(k,l))=\underset{m\∈S}{\mathrm{\Σ}}\underset{k=0}{\overset{C-1}{\mathrm{\Σ}}}s(n+\mathrm{kL}-m)D(k,n)+\underset{m\∈S}{\mathrm{\Σ}}\underset{k=C}{\overset{L-1}{\mathrm{\Σ}}}s(n+\mathrm{kL}-m)D(k,n)---\left(8\right)$

式(8)利用了式(7)中的部分结果，这样可以减少重复工作，实现系统优化。 

短型部分匹配的快捕相关方法及使用该方法的相关器大大地减少对硬件资源的占用该种处理方式特别适用于对相关器处理频率要求不高但系统资源有限的情况。 

以下将结合附图对本发明的构思及产生的技术效果作进一步说明，以充分地了解本发明。 

附图说明

图1为本发明的短型部分匹配快捕相关方法的流程示意图； 

图2为本发明的存储模块的数据存储空间的双口RAM的框架示意图； 

图3为本发明的数据调用模块时钟的脉冲波形图； 

图4为本发明的部分匹配滤波器的结构示意图； 

图5为本发明的门限检测模块的流程图； 

图6为本发明的短型部分匹配快捕相关器的短相关码相关效果示意图； 

图7为本发明的短型部分匹配快捕相关器的长相关码相关效果示意图； 

图8为本发明的短型部分匹配快捕相关器在时刻1的示意图； 

图9为本发明的短型部分匹配快捕相关器在时刻2的示意图； 

图10为本发明的短型部分匹配快捕相关器在时刻3的示意图； 

图11为本发明的短型部分匹配快捕相关器在时刻4的示意图； 

图12为本发明的短型部分匹配快捕相关器在时刻5的示意图； 

图13为本发明的短型部分匹配快捕相关器在时刻6的示意图； 

图14为本发明的短型部分匹配快捕相关器在时刻7的示意图； 

图15为本发明的短型部分匹配快捕相关器在时刻8的示意图； 

图16为本发明的短型部分匹配快捕相关器在时刻9的示意图； 

图17为本发明的短型部分匹配快捕相关器的结构示意图。 

具体实施方式

图1示出了本发明的短型部分匹配快捕相关方法的流程，首先接收数据，然后将该数据与相关码进行相关，随后对得到的相关值进行初门限检测，若所述相关值超过初门限值，则更换相关码，将门限检测设置为精门限，对该数据再次进行 相关运算，反之，则丢弃该数据，再次进行所述相关运算后，对得到的相关值进行精门限检测后，若所述相关值超过精门限值，输出捕获，反之，则丢弃该数据。 

如图17所示，本发明的短型部分匹配快捕相关器由存储模块、数据调用控制模块、部分匹配滤波器模块、门限检测模块等部分组成。 

存储模块为FPGA内的BlockRam，包括输入数据储存空间和匹配滤波器系数存储空间和相关输出结果存储空间用于储存输入数据(每个数据宽度B位)、匹配滤波器系数(每个数据宽度1位)和相关输出结果。具有输入输出的数据存储空间采用补偿双口RAM结构，如图2所示，包括BlockRam1(B×W)：B为数据位数，W为存储空间深度，W长度由信息输入速率和处理速率决定，且需保证存储深度大于2L(L为相关器移位寄存器个数)，一次取址运算仅能读出一个采样点；B1ockRamlPair(B×W)：与BlockRam1相同，用于和上述存储空间形成乒乓结构。补偿双口RAM结构由两个双口RAM构成，每个双口RAM由输入片选信号(CS_W)，地址信号(ADDR)，数据(DATA)，输出片选信号(CS_R)，输出地址信号(ADDR_OUT)，输出数据信号(DATA_OUT)构成。写入控制端分别向RAM1和RAM2写数据，CS_W＝0时，选中RAM1，CS_W＝1时，选中RAM2。片选信号受地址选择影响，当ADDR达到满地址空间时，CS_W进行反转切换。同时对读出控制端而言，CS_W进行反转切换时，意味着RAM写满，可以对该寄存器数据进行后续操作。RAM1的DATA_OUT的输出送给寄存器RAMOUT1，RAM2的DATA_OUT输出送出给寄存器RAMOUT2，并由CS_R作为选择开关的控制信号，将寄存器的输出送出给RAMOUT3。数据存储空间的大小由输入信号速率和系统处理速度决定，输入信号速率越快，存储空间越大，同样的，相关器处理速度越慢，所需的存储空间也越大。匹配滤波器系数存储空间的大小由相关周期决定(或用随机码产生器生成)。匹配滤波器系数存储空间为单口RAM，在将数据写入后，只需将数据读出进行控制，包括BlockRam2(L×K)：L为相关器移位寄存器个数，K为相关码一个周期长度除以L，这样一次可以读出L位。 

数据调用模块用于将数据读入部分匹配滤波器，将滤波器系数读入部分匹配滤波器，对部分匹配滤波器进行累加清零以及控制数据和匹配滤波器系数的读取位置。数据调用模块提供驱动时钟，以驱动时钟作为数据读入和寄存器更换的依据来进行数据操作。 

数据调用模块中主要使用的时钟包括： 

系统时钟(System_clk)，为整个系统驱动的主时钟； 

移位存储时钟(Shift_clk)，其频率和相位与主时钟相同； 

相关计算驱动时钟(Corr_clk)，其频率与所述移位存储时钟相同，其相位为所述移位存储时钟的半周期延迟；

匹配滤波器系数更换时钟(CoefChange_clk)，其相位与所述移位存储时钟相同，但其周期长度为移位存储时钟的L倍，所述L为匹配滤波器长度； 

累加器清零时钟(Clr_clk)，根据所述匹配滤波器系数的长度，对所述Corr_clk进行计数，当计数至所述检测或精门检测时，进行一次清零，在所述清零之前先将所述输入数据读出； 

数据地址时钟(Data_adrr)：控制数据和匹配滤波器系数的读取位置，以Shift_clk驱动，每次加1。当给出清零指示后，返回初始位置。同时对CoefChange_clk进行计数，直到其等于观察窗长度/相关长度(M/L)时给出指示，抛弃该段数据，对下一段数据进行分析。如果通过初门限检测，指示转入精门限检测，此时清零指示将在计数至所述相关长度时给出。其中，所述观察窗长度为一次相关的长度，即部分匹配滤波器的移位寄存器的移位位数。 

匹配滤波器系数地址时钟(Coef_adrr)：由CoefChange_clk驱动，每次加1，当到达观察窗长度/相关长度时，从头开始读取匹配滤波器系数。图3示出了本发明的数据调用模块的部分时钟的脉冲波形图 

如图4所示，匹配滤波器由多个寄存器构成，通过寄存器值的乘加运算实现相关，寄存器1为(右)移位寄存器，大小为B*2L，其中B为待相关数据的数据宽度，L为匹配滤波器长度。新的数据读入置于最左，最右的数据移出。寄存器1的移位由Shift_clk驱动。寄存器2做相关运算，寄存器2大小为1*L(码字宽度为1bit)，寄存器2的驱动时钟为CoefChange_clk。寄存器1和寄存器2在宽度方向上相对应，寄存器1根据寄存器2的值进行加权，即对寄存器1中的每个值而言，当寄存器2中对应位为1时，进行加运算，反之，当寄存器2中对应位为0时，进行减运算。驱动时钟为Corr_clk。寄存器3用于暂存寄存器1和寄存器2的相关结果，寄存器3大小为B*L。寄存器3的值由Clr_clk定期清零，且在清零前将数据送出至门限检测模块进行判断。 

寄存器1中数据受shift_clk控制进行移位，同时在corr_clk驱动下和寄存器2中对应位进行乘加运算，相关结果存放于寄存器3中，在寄存器3中的具体存放位置由寄存器1和寄存器2移位关系决定。coef_clk的时钟上升沿为运算起始时刻，此时运算结果存于寄存器3中位置1；寄存器1在shift_clk控制下右移一位(寄存器2中数值不变)，运算结果存于寄存器3中位置2；寄存器1继续右移一位(寄存器2中数值不变)，运算结果存于寄存器3中位置3；重复上述运算，以此类推，直至coef_clk时钟上升沿来到。此时更换寄存器2中相关码字为顺次往后的L位，重新和寄存器1中移位后的数值相关，在寄存器3中的放置位置被清零，相关后的数值重新放入寄存器3中位置1，但并非替换掉以前位置1中数据，而是和该数据进行累加后存放。依此类推，直到clr_clk给出清零指示。收到清零指示时，首先将数据读出，然后对寄存器清零。

门限是判定系统是否达到捕获状态的重要依据，当系统的相关峰值超过门限时，认为有可能达到捕获状态。为了同时保证节省资源和准确捕获两个目的，系统提供了初门限检测和精门限检测两种方式。初门限检测以较少的系统开销为代价搜索所有观察窗范围内的点，锁定可能存在相关峰的位置。精门限判决是在初门限检测的基础上，在基本确定的点中搜索获得相关峰值的准确判断。门限检测模块和所述数据调用模块密切配合进行操作。初门限检测阶段，数据调用模块调用将匹配滤波器的长度设置得较小，此时相关出现峰值亦较小，同时由于门限监测的目的是将可能的点列入精门限检测的范围，故门限的设置亦较小。精门限检测阶段，数据调用模块将匹配滤波器的长度设置得较大，此时相关出现峰值亦较大，同时此时检测的目的是为了排除非相关峰值点，故门限设置较高。图6和图7示出了短相关码和长相关码相关效果示意图。本发明的短型部分匹配快捕相关器首先默认状态为初门限检测状态，若相关结果未超过初门限时，丢弃该部分数据，若相关结果超过初门限值时，通知数据调用模块转变为精门限检测，同时将门限值设高，成为精门限值。数据调用模块接收精门限检测通知时，将匹配滤波器长度设长，进行精门限检测，若经过精门限检测为相关捕获点，转入捕获状态。如经精门限检测为非捕获点，丢弃该部分数据，再次转入初门限捕获状态。图5示出了门限检测的流程图。 

下面结合图8至16，阐明阐明本发明的短型部分匹配快捕相关器的工作方式： 

设相关器长度L＝4，截短码为长为12，C＝3，观察窗大小M＝8，M＝2L。 

用^*J11表示寄存器1中标号为1中数值，用^*J21表示寄存器2中标号为1中数值，^*J3_1data表示待放入寄存器3中标号为1的数值，^*J3_1表示寄存器3中标号为1中数值 

时刻1：寄存器1中数据满，开始和寄存器2进行乘加运算，运算结果放入 ^*J3_1中。 

^*J3_1_data＝^*J1_1×^*J21+^*J1_2×^*J2_2+^*J1_3×^*J2_3+^*J1_3×^*J2_4 

^*J3_1＝^*J3_1data 

时刻2：寄存器1中数据右移，和寄存器2进行乘加运算，运算结果放入^*J3_2中。 

^*J3_2data＝^*J12×^*J2_1+^*J1_3×^*J22+^*J1_4×^*J2_3+^*J1_5×^*J2_4 

^*J3_2＝^*J3_2data 

时刻3：寄存器1中数据继续右移，和寄存器2进行乘加运算，运算结果放入^*J3_3中。 

^*J3_3data＝^*J1_3×^*J2_1+^*J1_4×^*J22+^*J1_5×^*J2_3+^*J1_6×^*J2_4 

^*J3_3＝^*J3_3data

时刻4：寄存器1中数据继续右移，和寄存器2进行乘加运算，运算结果放入^*J3_4中。 

^*J3_4data＝^*J1_4×^*J2_1+^*J1_5×^*J2_2+^*J1_6×^*J2_3+^*J17×^*J2_4 

^*J3_4＝^*J3_4_data 

时刻5：寄存器1中数据继续右移，将寄存器4中数值读入寄存器2中，寄存器1和寄存器2进行乘加运算，运算结果放入^*J3_1中。^*J3_1将以前存放数值和现有数值相加，放入寄存器3中相应位置。 

^*J3_1data＝^*J15×^*J2_5+^*J1_6×^*J2_6+^*J17×^*J2_7+^*J1_8×^*J2_8 

^*J3_1＝^*J3_1_data+^*J3_1 

时刻6：寄存器1中数据继续右移，和寄存器2进行乘加运算，运算结果放入^*J3_2中。^*J3_2将以前存放数值和现有数值相加，放入寄存器3中相应位置。 

^*J3_2data＝^*J1_6×^*J2_5+^*J1_7×^*J2_6+^*J1_8×^*J2_7+^*J1_9×^*J2_8 

^*J3_2＝^*J3_2data+^*J3_2 

时刻7：寄存器1中数据继续右移，和寄存器2进行乘加运算，运算结果放入^*J3_3中。^*J3_3将以前存放数值和现有数值相加，放入寄存器3中相应位置。 

^*J3_3data＝^*J1_7×^*J2_5+^*J1_8×^*J2_6+^*J1_9×^*J2_7+^*J1_10×^*J2_8 

^*J3_3＝^*J3_3data+^*J3_3 

时刻8：寄存器1中数据继续右移，和寄存器2进行乘加运算，运算结果放入^*J3_4中。^*J3_4将以前存放数值和现有数值相加，放入寄存器3中相应位置。 

^*J3_4data＝^*J1_8×^*J2_5+^*J1_9×^*J2_6+^*J1_10×^*J2_7+^*J1_11×^*J2_8 

^*J3_4＝^*J3_4data+^*J3_4 

时刻9：寄存器1中数据继续右移，将寄存器4中数值读入寄存器2中，寄存器1和寄存器2进行乘加运算，运算结果放入^*J3_1中。^*J3_1将以前存放数值和现有数值相加，放入寄存器3中相应位置。 

^*J3_1_data＝^*J1_9×^*J2_9+^*J1_10×^*J2_10+^*J1_11×^*J2_11+^*J1_12× ^*J2_12 

^*J3_1＝^*J3_1_data+^*J3_1 

本技术领域中普通技术人员可以了解的，本说明书中所述的只是本发明的一种较佳具体实施例，凡依本发明的构思所做的改变或修饰，皆应在本发明的权利要求保护范围内。

Claims (8)

1.一种短型部分匹配快捕相关运算方法，其特征在于包括如下步骤：

(a)接收输入数据，且将所述输入数据存储在存储模块中；

(b)将所述输入数据与顺序截短的本地相关码进行初相关运算，得到初相关运算值；

(c)将所述初相关运算值与一预定的初门限值进行比较，以进行初门限检测，若所述初相关运算值等于或超过所述初门限值时，继续进行以下步骤(d)至(f)，若所述初相关运算值未达到所述初门限值，则将所述输入数据丢弃，结束所述相关运算；

(d)将所述存储模块中的所述截短的本地相关码更换为全长度的本地相关码；

(e)将所述输入数据与所述全长度的本地相关码进行精相关运算，得到精相关运算值；

(f)将所述精相关运算值与一预定的精门限值进行比较，以进行精门限检测，若所述精相关运算值等于或超过所述精门限值时，将所述输入数据输出；如所述相关运算值未达到所述精门限值，则将所述输入数据丢弃。

2.如权利要求1所述的快捕相关运算方法，其特征在于，所述顺序截短的本地相关码的相关运算表示形式为corr(s(n)，其中，s(n)为接收到的信号，L为根据需要所预设的长度，设所述全长度的本地相关码的长度为N，将N除以L，当N不可被L整除时，在其后补零以使其能够被L整除，即k＝N/L从而将本地相关码按L长度分为k组，C为小于L的任意值，M为观察窗宽度，所述观察窗宽度为一次相关运算的长度；s(n)为所述接收到的数据；D(k，n)为所述截短的本地相关码。

3.如权利要求2所述的快捕相关运算方法，其特征在于，所述精相关运算中，所述全长度的本地相关码按所述L分为k组，将k组的所述全长度的本地相关码依次进行所述相关运算，并且累加所述相关运算结果。

4.使用如权利要求1所述相关运算方法的短型部分匹配快捕相关器，包括连接在一起的：

存储模块，包括数据存储空间，匹配滤波器系数存储空间和相关输出结果存储空间，分别用于储存输入数据、匹配滤波器系数和相关输出结果；部分匹配滤波器模块，用于对所述输入数据和所述匹配滤波器系数存储空间中的匹配滤波器系数进行相关运算；

数据调用模块，用于控制进行所述相关的所述输入数据和所述匹配滤波器系数的操作；

门限检测模块，用于对所述相关值进行判断；其特征在于，所述门限检测模块包括初门限检测模块和精门限检测模块；所述数据调用模块还用于更换所述匹配滤波器系数以及指示所述初门限检测模块和精门限检测模块的转换；信号输入时首先存储在所述存储模块的所述数据存储空间中，然后用所述部分匹配滤波器模块对所述数据与所述匹配滤波器系数进行初相关运算，此时，所述匹配滤波器系数为顺序截短的本地相关码，对所述初相关运算的相关值进行初门限检测，若所述相关值未达到预定的初门限值，丢弃该部分所述输入数据，若所述相关值等于或超过所述初门限值时，所述数据调用模块指示更换所述匹配滤波器系数以及指示所述门限检测模块转变为所述精门限检测状态，再次用所述部分匹配滤波器模块对所述数据与所述匹配滤波器系数进行精相关运算，此时，所述匹配滤波器系数为全长度的本地相关码，对所述精相关运算的相关值进行精门限检测，若所述相关值等于或超过预定的精门限值时，输出进入捕获状态的信号，如所述相关值未达到所述精门限值，丢弃该部分所述输入数据。

5.如权利要求4所述的短型部分匹配快捕相关器，其特征在于，所述顺序截短的本地相关码的表现形式为corr(s(n)，

其中，s(n)为接收到的信号，L为根据需要所预设的长度，设所述全长度的相天码的长度N为，将N除以L，当N不可被L整除时，在其后补零以使其能够被L整除，即k＝N/L从而将本地相关码按L长度分为k组，C为小于L的任意值，M为观察窗宽度，所述观察窗宽度为一次相关运算的长度；s(n)为所述接收到的数据；D(k，n)为所述截短的本地相关码。

6.如权利要求5所述的短型部分匹配快捕相关器，其特征在于，所述精相关运算中，所述数据调用模块指示将依次按所述L分为k组的所述全长度的本地相关码设为所述匹配滤波器以进行所述精相关运算，所述部分匹配滤波器模块累加所述相关运算结果。

7.如权利要求5所述的快捕相关器，其特征在于所述快捕相关器以FPGA实现。

8.如权利要求5所述的快捕相关器，其特征在于存储模块的数据存储空间为双口RAM结构。

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