JP2001053718A

JP2001053718A - マッチト・フィルタ

Info

Publication number: JP2001053718A
Application number: JP2000161914A
Authority: JP
Inventors: Atsuhiko Okada; 敦彦岡田; Satoshi Tanoi; 聡田野井; Sunao Shibata; 直柴田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-05-31
Filing date: 2000-05-31
Publication date: 2001-02-23

Abstract

(57)【要約】【目的】本発明の目的は、同期捕捉時間等を短縮した
ＣＤＭＡ受信機に用いて最適なマッチト・フィルタを提
供する。【構成】本発明のマッチト・フィルタでは、拡散変調
された受信信号の各要素を保持する複数のサンプル・ホ
ールド回路と、複数のマッチング・セルがマトリクス状
に配置され、マトリクスの各列に属するセルには複数の
サンプル・ホールド回路に保持された要素がそれぞれ入
力されるマッチング・アレイと、マッチング・アレイの
列毎に所定量ずつシフトさせた所定の擬似ランダム符号
を与える記憶回路とを有し、マッチング・アレイにおい
て、各列毎にサンプル・ホールド回路に保持された要素
と擬似ランダム符号との相関値が出力されることを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信などに
用いられるスペクトラム拡散技術を用いて偏重された信
号の復調に用いられる装置に関するものであり、特に逆
拡散のコードのマッチングをおこなうマッチト・フィル
タに関するものである。

【０００２】

【従来技術の説明】スペクトラム拡散技術では、送信
時、情報信号にPN(Pseudo-Noise)コードと呼ばれるバイ
ナリ拡散符号系列PN(x)を乗じる。この乗算が情報信号
を広帯域の信号に変換する。変換された信号は無線信号
として送信される。

【０００３】受信側では逆拡散することで、受信した信
号を狭帯域の信号へと戻す。この復調システムでは送信
側のバイナリ拡散符号系列PN(x)と同一のコードを用い
なければならない。この送信側と受信側の符号同期を取
るためにしばしばマッチト・フィルタが用いられる。

【０００４】従来のマッチト・フィルタが、例えば特開
平10-229378に開示されている。図1７は上記文献のマッ
チト・フィルタを示している。従来の回路は、ｎ個のサ
ンプル・ホールド回路SH1〜SHn、マッチング回路181、
およびバッファ手段172を有している。サンプル・ホー
ルド回路には受信した信号R(x)が入力されている。マッ
チング回路171は、ｎ個のマッチング・セルＭＣ1〜MCn
とＰＮコードを保持するｎ段のシフトレジスタＳＲを有
している。シフトレジスタＳＲの各出力Q1〜Qn、QB1〜Q
Bnがマッチング・セルMC1〜MCnにそれぞれ入力されてい
る。

【０００５】サンプル・ホールド回路SH1〜SHnはそれぞ
れ異なるタイミングでの受信信号R(x)を時系列的に保持
している。このSH1〜SHnに保持された電圧はマッチング
期間の間中、それぞれマッチング・セルMC1〜MCnへと出
力される。シフトレジスタSRにはフィルタの係数が保持
されており、それぞれの内容がマッチング期間中にn回
シフトする。

【０００６】マッチング・セルはフィルタの係数に応じ
てサンプル・ホールド回路から与えられた信号を加算回
路、減算回路に振り分けるスイッチ回路である。マッチ
ト・フィルタではサンプル・ホールド回路から入力され
る電圧とシフトレジスタから入力される係数の相関値を
計算し、相関値が最大となった点で送信側とのPNコード
の同期をとる。

【０００７】

【発明が解決しようとする課題】しかしながら従来のマ
ッチト・フィルタは、PNコード語長に対応する回数分シ
フトレジスタをシフトさせる。そのためPNコード語調が
長くなると同期を取るための時間、消費電力が増加して
しまう。またマッチング・セルは通常アナログスイッチ
を用いて構成するため面積が大きくなってしまうなどの
問題があった。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
めに本発明のマッチト・フィルタでは、拡散変調された
受信信号の各要素を保持する複数のサンプル・ホールド
回路と、複数のマッチング・セルがマトリクス状に配置
され、マトリクスの各列に属するセルには複数のサンプ
ル・ホールド回路に保持された要素がそれぞれ入力され
るマッチング・アレイと、マッチング・アレイの列毎に
所定量ずつシフトさせた所定の擬似ランダム符号を与え
る記憶回路とを有し、マッチング・アレイにおいて、各
列毎にサンプル・ホールド回路に保持された要素と擬似
ランダム符号との相関値が出力されることを特徴とす
る。

【０００９】

【発明の実施の形態】（第１の実施の形態）図１は本発
明のマッチト・フィルタの構成を示す。本発明のマッチ
ト・フィルタはｎ個のサンプル・ホールド回路SH1〜SH
n、マッチング・アレイMA、n個のバッファ手段BFF1〜BF
Fn、最大相関値出力回路（Winner-Takes-All回路、以下
はWTA回路と省略する）WTAとを有する。

【００１０】サンプル・ホールド回路SH1〜SHnには図示
しないアンテナによって受信された信号R(x)がそれぞれ
入力されている。サンプル・ホールド回路SH1〜SHnは周
期tで受信信号R(x)をサンプリングしたアナログ電圧値V
1〜Vnをそれぞれ保持している。この電圧値V1〜Vnはマ
ッチング・アレイMAに入力される。

【００１１】マッチング・アレイMAは、複数のマッチン
グ・セルMC(1,1)〜MC(n,n)を有している。複数のマッチ
ング・セルＭＣはn行n列のマトリクス状に配置されてい
る。以降i行j列のマッチング・セルはMC(i,j)で表すも
のとする。マッチング・アレイの各列はサンプル・ホー
ルド回路SH1〜SHnの個数に対応するn個のマッチング・
セルを有している。

【００１２】このマッチング・アレイの各列のマッチン
グ・セルMC(1,j)〜MC(n,j)には擬似ランダム符号(PNコ
ード)に対応するバイナリデータが与えられている。

【００１３】例えばPNコードが4ビットで0011だった場
合、マッチング・アレイは4行4列のマトリクス状に配置
され、1列目のマッチング・セルに与えられている値はM
C(1,1)=0、MC(2,1)=0、MC(3,1)=1、MC(4,1)=1、2列目の
マッチング・セルに与えられている値はMC(1,2)=1、MC
(2,2)=0、MC(3,2)=0、MC(4,2)=1、3列目のマッチング・
セルに与えられている値はMC(1,3)=1、MC(2,3)=1、MC
(3,3)=0、MC(4,3)=0、4列目のマッチング・セルに与え
られている値はMC(1,4)=0、MC(2,4)=1、MC(3,4)=1、MC
(4,4)=0というようにそれぞれの列にPNコードがシフト
した形で与えられている。（PNコードの長さやシフトの
ビット数は適宜変更が可能である。）以後の説明の中で
は簡略化のため、マッチング・アレイのある列MC(1,j)
〜MC(n,j)に保持されたバイナリデータ群をテンプレー
ト・ベクタZjと称する。テンプレート・ベクタZ1〜Znは
各列に対応するものとする。マッチング・セルにテンプ
レート・ベクタを与える回路は、テンプレート・ベクタ
はROMまたはRAMの記憶回路に保持されており、この記憶
回路からマッチング・セルに与えられているものとす
る。

【００１４】サンプル・ホールド回路SH1に保持されて
いる電圧V1は1行目の全てのマッチング・セルMC(1,1)〜
MC(1,n)へ供給される。他のサンプル・ホールド回路SH2
〜SHnに保持されている電圧V2〜Vnも同様に対応する行
の全てのマッチング・セルへと供給される。個々のマッ
チング・セルではアナログ入力電圧値とテンプレート・
ベクタの要素（そのセルに与えられているバイナリデー
タ）との相関値を列毎に共通な相関値信号線Sへと出力
する。マッチング・アレイの各列からはテンプレート・
ベクタとサンプル・ホールド回路から供給されたアナロ
グ電圧V１〜Vnとの相関値S１〜Snが出力される。この相
関値の計算の詳細については後述する。この相関値出力
S1〜Snが、バッファ手段BFF1〜BFFnを介して最大相関値
出力回路WTAに入力される。

【００１５】WTA回路の例としては、T. Yamashita, et
al., "Neuron MOS Winner-Take-AllCircuit and its Ap
plication to Associative Memory", IEEE ISSCC 93 Di
gest of Technical Papers, pp. 236-237, Feb. 1993
に開示されているものなどが有る。

【００１６】本実施の形態のWTA回路WTAは、複数の相関
値S1〜Snから最大となるものを選択し最大相関値MXSと
して出力する。また、WTA回路WTAは、最大相関値を出力
したマッチング・アレイの列を特定しその列アドレスAD
Dを出力する。

【００１７】図２は、本実施の形態の回路の動作を説明
するタイミングチャートである。

【００１８】ＳＰＮ(x)は送信側のＰＮコードの時系列
変化を示す。受信信号Ｒ（ｘ）は、本来バイナリ信号と
して送信されたもので、ＳＰＮ(x)と同じになるべきも
のであるが、ノイズや他者の送話等の影響によりアナロ
グ信号となっている。本発明の回路の動作は以下のよう
になされる。

【００１９】サンプリング期間において、サンプル・ホ
ールド回路SH1〜SHnによって受信した信号を時系列的に
並べたアナログ信号R(X)がｎ個のアナログ電圧V１〜Vn
として保持される。このV１〜Vnはマッチング・アレイM
Aへ与えられる。各サンプル・ホールド回路は、マッチ
ング・サイクル終了までそのアナログ電圧V1〜Vnを保持
する。

【００２０】所定のサンプリング期間が終了するとマッ
チング・サイクルが実行される。マッチング・アレイで
は、入力されるアナログ電圧のV1〜Vnとそれぞれが保持
するテンプレート・ベクタZ1〜Znとの相関値を出力す
る。つまり各セルが出力した相関値が列毎に合計され、
各列の相関値がバッファ手段BFF1〜BFFnを介しWTA回路W
TAに入力される。WTA回路WTAは最大相関値MXSと最大相
関値を出力したマッチング・アレイの列の列アドレスAD
Dを特定し、この結果を出力する。

【００２１】前述したように、マッチング・アレイの各
列は、PNコードを所定のビット数だけシフトしたものと
対応する。従って、最大相関値に対応する列アドレスを
特定することで、受信信号R(X)に含まれるＰＮコード
が、受信器側ＰＮコードにおける系列のどの系列に最も
近いかが判り、同期捕捉が可能となる。

【００２２】本実施の形態では、マッチング・セルをマ
トリクス状に配置したマッチング・アレイを用いて、Ｐ
Ｎコードに対しての相関値を計算している。したがって
１回のマッチング・サイクルで必要な全ての相関値が得
られる。従って、同期捕捉時間を短くできる。またＰＮ
コード語長に対応した回路の並列性をもつので、ＰＮコ
ード語長の長さにかかわらずマッチング・サイクルを一
回の相関値計算時間なみに設計でき、受信状態変化への
即応性に優れたものが得られる。また、従来技術の動作
にあったＰＮコード語長と等しい回数のレジスタ回路の
ローテーションが不要であるから、消費電力を小さくで
きる。さらに、全ての相関値が同時に得られるので、特
定の相関値のみがノイズの影響を受けて変動することが
なく、確実に最大相関値を示す回路列が特定できる。

【００２３】（第2の実施の形態）第1の実施の形態では
マッチング・セル等の詳細については特に言及していな
い。第2の実施の形態では本発明に適したマッチング・
アレイおよびマッチング・セルについてより詳細に説明
する。

【００２４】図５は、マッチング・アレイ、バッファ回
路等の本発明のマッチト・フィルタの主要部を示す図で
ある。この回路は、上述したようにマトリクス状に配置
されたマッチング・セルMC(1,1)〜MC(n,n)、バッファ回
路BFF1〜BFFnおよび駆動回路DR1、DR2を有している。

【００２５】マッチング・セルには、ぞれぞれの列のテ
ンプレート・ベクタZjに応じて、第1の状態にプログラ
ムされたセルと第2の状態にプログラムされたセルが存
在する。

【００２６】例えば、要素の値が「１」であれば対応す
る位置には第1の状態のセルが配置され、要素の値が
「０」であれば対応する位置には第２の状態のセルが配
置される。ここで、テンプレート・ベクタZ1をZ1=1,0,
…, 0と仮定すると、マッチング・セルMC(1,1)として第
1の状態のセルが、マッチング・セルMC(1,2)として第2
の状態のセルが、マッチング・セルMC(1,n) として第2
の状態のセルが配置される。つまり本実施の形態ではマ
ッチング・セル自体がテンプレート・ベクタを保持する
記憶回路を兼ねている。

【００２７】本実施の形態では、各列のテンプレート・
ベクタZjとＰＮコードとの対応は以下の通りとする。

【００２８】まず、n-bit語長のＰＮコードをQ=q₁, …,
q_nとし、そのローテーションを以下のように定義す
る。 Q¹=q₁, q₁, …, q_n-2, q_n-1, q_n Q²=q_n, q₁, q₂, …, q_n-2, q_n-1 Q³=q_n-1, q_n, q₁, …, q_n-3, q_n-2 ・・・ Qⁿ=q₂, …, q_n, q₁ 上の定義を用いて、ｊ列目のテンプレート・ベクタＺｊ
を、Ｚｊ = Q^j と表記する。

【００２９】各マッチング・セルMC(1,1)〜MC(n,n)は、
それぞれアナログ電圧入力端子VIと参照電圧入力端子V
R、2個の制御信号入力端子Φa、Φbと出力端子Yを有し
ている。各マッチング・セルの参照電圧入力端子VRに
は、アレイ全体で共通な参照電圧ＶＲが入力される。

【００３０】マッチング・セルには共通の制御信号が入
力される。各マッチング・セルの制御信号入力端子Φ
a、Φbはアレイ端に引き出されたうえで、アレイ全体に
共通な制御信号ΦA、ΦBが与えられる信号線に接続され
ている。この制御信号ΦA、ΦBは駆動回路DR1, DR2によ
って駆動される。これら駆動回路DR1, DR2にはそれぞれ
入力端子ΦAIN、ΦBINに基本制御信号が入力される。

【００３１】各セルのアナログ電圧入力端子VIは、マッ
チング・アレイの各行ごとに共通に接続されている。つ
まり同一行のマッチング・セルには同一の入力信号が与
えられる。

【００３２】例えば、i行目のセルMC(i,1)〜MC(i,n)の
各アナログ電圧入力端子VIはマッチング・アレイのアナ
ログ電圧入力端子ＶINiに共通接続される。各列のマッ
チング・セルの出力端子Ｙは、列ごとに共通な相関値信
号線S1〜Snに接続されている。この相関値信号線S1〜Sn
はバッファ手段BFF1〜BFFnに入力される。バッファ手段
は、信号線S1〜Snを入力とするアナログ・バッファ回路
BFF1〜BFFnより成り、これらバッファ回路の出力がOUT1
〜OUTnに接続されている。また、相関値信号線S1〜Snは
それぞれスイッチPCS1〜PCSnを介して参照電圧ＶＲに接
続されている。

【００３３】本実施の形態におけるマッチング・セルの
回路構成を図６に示す。回路は以下のように構成され
る。まず、アナログ電圧入力端子VIと内部ノードＸとの
間にスイッチ素子としてのＮＭＯＳトランジスタＮ２１
が、参照電位入力端子VRと内部ノードＸとの間にスイッ
チ素子としてのＮＭＯＳトランジスタＮ２２がそれぞれ
設けられ、内部ノードＸと出力端子Ｙとの間にはキャパ
シタＣ２１が設けられている。ＮＭＯＳトランジスタＮ
２１のゲートはＲＯＭ回路ＲＯＭ２１の出力端子Q1に、
ＮＭＯＳトランジスタＮ２２のゲートはＲＯＭ回路ＲＯ
Ｍ２２の出力端子Q2に接続される。ＲＯＭ２１（ＲＯＭ
２２）は、制御信号入力端子Φaと該回路の出力Ｏとの
間に接続されたフューズ素子Ｆ００（Ｆ１０）と、制御
信号入力端子Φbと該回路の出力Ｏとの間に接続された
フューズ素子Ｆ０１（Ｆ１１）とから構成されている。
制御信号入力端子ΦaとΦbにはそれぞれ前述の制御信号
ΦA、ΦBが入力されている。

【００３４】フューズ素子Ｆ００とフューズ素子Ｆ０１
は相補的にプログラムされる。例えばフューズ素子Ｆ０
０がオープンであればフューズ素子Ｆ０１はショートに
プログラムされる。また、ＲＯＭ２１とＲＯＭ２２は互
いに相補的にプログラムされる。プログラム後の接続状
態を図7(a), (b)に示す。

【００３５】図７では図６に対応する部分には同一の記
号を用いて示す。図7（a）はテンプレート・ベクタの要
素‘１’に対応し第1の状態にプログラムした場合の例
であり、フューズ素子Ｆ００がオープン、フューズ素子
Ｆ０１がショート、フューズ素子Ｆ１０がショート、フ
ューズ素子Ｆ１１がオープンにプログラムされている。
図7（b）はベクタの要素‘０’に対応し第２の状態にプ
ログラムした場合の例であり、フューズ素子Ｆ００がシ
ョート、フューズ素子Ｆ０１がオープン、フューズ素子
Ｆ１０がオープン、フューズ素子Ｆ１１がショートにプ
ログラムされている。

【００３６】図5に示したマッチング・アレイに含まれ
る各マッチング・セルは図7(a),図7(b)のどちらかの対
応する状態にプログラムされ、各列がテンプレート・ベ
クタを記憶した状態となっている。

【００３７】次にマッチト・フィルタの主要部の動作に
ついて述べる。

【００３８】図8は回路動作を示す各ノード電位のタイ
ムチャートである。動作サイクルの始まり(時刻t0)で、
サンプル・ホールド回路から出力されたアナログ電圧V1
〜Vnが入力される。具体的には、アナログ電圧入力端子
VIN1〜VINnの各々にアナログ電圧が印加される。スイ
ッチ手段 PCS1〜PCSnはオン状態になっており、信号線S
1〜Snは参照電位ＶＲになっている。制御信号ΦAINはＨ
レベルにΦBINはＬレベルにされ、信号ΦAは駆動回路DR
1,によって昇圧されたレベル、ＶＰＰ（＞ＶＤＤ）に、
信号ΦBは駆動回路DR2によってＶＳＳレベル（０Ｖ）に
駆動される。

【００３９】この時、マッチング・セルは、プログラム
された状態に応じて以下のようになる。まず、図7(a)の
ようにプログラムされたセルでは、MOSトランジスタN22
がオンし、ノードＸの電位は参照電位ＶＲになる。一方
ノードＹ（信号線S1〜Snのいずれかに接続）も参照電位
ＶＲになっているのでキャパシタＣ２１の電荷は０(ｑ)
となる。

【００４０】次に、第２の状態にプログラムされたセル
では、MOSトランジスタN21がオンし、ノードＸの電位は
アナログ入力電位ＶIになる。一方ノードＹは参照電位
ＶＲになっているのでキャパシタＣ２１の電荷は、キャ
パシタＣ２１の容量をＣ（Ｆ）としノードＹを正極とす
るとＣ（VR-VI）（ｑ）となる。

【００４１】次に、時刻t1において、スイッチ手段PCS1
〜PCSnはオフ状態になる。よって信号線S1〜Snはフロー
テイングとなる。この時点ではマッチング・セル内の各
ノードの電位は変化しない。

【００４２】この後、時刻ｔ２で、制御信号ΦAINはＬ
レベルにΦBINはＨレベルにされ、信号ΦAは駆動回路DR
I100によってＶＳＳレベル（０Ｖ）に、信号ΦBは駆動
回路DRI101によって昇圧されたレベル、ＶＰＰ（＞ＶＤ
Ｄ）に駆動される。

【００４３】この時、マッチング・セルの状態はプログ
ラムされた状態によって以下のようになる。まず、第１
の状態にプログラムされたセルでは、MOSトランジスタ
Ｎ22がオフしN21がオンするので、ノードＸの電位はア
ナログ入力電位ＶIに変化する。この結果、Ｃ（VR-VI）
（ｑ）の電荷がセルの出力Ｙから信号線S1〜Snへ転送さ
れる。第２の状態にプログラムされたセルでは、MOSト
ランジスタN21がオフしN22がオンするので、ノードＸの
電位は参照電位ＶＲに変化する。この結果、-Ｃ（VR-V
I）（ｑ）の電荷がセルの出力Ｙから信号線S1〜Snへ転
送される。

【００４４】このように本実施の形態では、セルのプロ
グラムを、セル内の2個のスイッチ素子と2つの制御入力
信号端子の間にそれぞれ設けた２bit のROMに対してお
こなうように構成したので、上記スイッチ素子にさらな
るスイッチ素子の追加をすることなく、プログラムによ
って電荷が転送される電荷の極性を制御することができ
る。前述したように、セルのプログラムは、テンプレー
ト・ベクタの各要素に対応してなされている。ここで、
j列目のテンプレート・ベクタZj=z₁, …, z_nに対して、 p_i=1; when z_i=1, p_i=-1; when z_i=0 (1) となるベクタＰj=p₁, … p_nを定義する。すると上述の
マッチング・サイクルが行われた後の信号線の電圧は各
セルから転送された電荷に依存することになる。テンプ
レート・ベクタおよびベクタPjを用いれば信号線Sjの電
位Ｖsjを、以下のように表せる。Ｖsj＝( CΣ（V_i -VR ）* p_i ) / Ctotal (2) ここで、Ctotalは、各セルのキャパシタやバッファ手
段、配線容量を含む信号線の負荷容量である。式（２）
から判るように、j列目の信号線の電位はアナログ入力
電圧Ｖｉ=V1・・・Vnとバイナリ・ベクタＰj= p1・・・ pnと
の内積になっている。

【００４５】したがって各信号線S1〜Snの電圧は、入力
ベクタとテンプレートの各列ベクタとの相関値に比例し
た値となる。信号線S1〜Snの電圧はバッファ手段を介し
て出力端子OUT1〜 OUTnへと伝達される。その後、上述
の通りＷＴＡ回路へと入力され、もっとも相関値の高い
列が特定される。また、本実施の形態では、キャパシタ
へアナログ電圧を印加する2個のスイッチ素子は、０Ｖ
と昇圧された電位ＶＰＰの間で駆動されることから、ス
イッチ素子を単一伝導型のＭＯＳトランジスタのみで実
現しても十分高い演算精度が得られる。

【００４６】この後（時刻t3）で、スイッチ手段PCS1〜
PCSnはオン状態に、制御信号ΦAINはＨレベルにΦBINは
Ｌレベルにされ、回路は初期状態にもどる。なお、駆動
回路DR1、DR2としては、例えば図9(a)に示すようなレベ
ル・シフタで、バッファ回路BFF1〜BFFnとしては図9(b)
に示すソース・フォロワで実現できる。また、上記バッ
ファ回路は、負荷容量が小さい場合は使用せず信号線S1
〜Snを出力端子OUT1〜OUTnに直結することも可能であ
る。

【００４７】以上述べたように、本実施の形態では、マ
ッチング・アレイを第1の状態にプログラムされた第1の
セルと第2の状態にプログラムされた第２のセルで構成
し、ｊ列目のマッチング回路列のテンプレート・ベクタ
が、ＰＮコードをｊ-bitローテーションしたものと対応
するよう構成した。従って、各回路列のアドレスとＰＮ
コードが直接的に対応するのでＷＴＡ回路部のエンコー
ダのレイアウト設計やテストが容易となり開発コストが
低減できる。

【００４８】また、本実施の形態では、マッチング・セ
ルを2 bitのROMを含み構成したので、各マッチング・セ
ルは2個のＭＯＳトランジスタと1個のキャパシタと４つ
のフューズ素子のみで構成でき、同機能の従来技術に対
し回路面積を大幅に小さくすることができる（従来技術
では、８個のＭＯＳトランジスタと２個のキャパシタを
要する）。さらに、制御信号入力端子が、０Ｖと昇圧さ
れた電位ＶＰＰとの間で駆動されるようにしたので、各
スイッチ素子を一伝導型のＭＯＳトランジスタ（ＮＭＯ
Ｓ）のみとし高い精度を実現できる。さらに、本実施の
形態では、従来技術のように正極と負極それぞれに出力
を用いないので、製造バラツキに影響されにくいものが
得られる。

【００４９】図10(a)及び(b)は上述のマッチング・セル
として好適なパターン・レイアウトを示す。図10(a)の
レイアウトが第1の状態にプログラムされた図7(a)の回
路に、図10(b)のレイアウトが第２の状態にプログラム
された図7(b)の回路にそれぞれ対応する。

【００５０】本発明のマッチング・セルのレイアウトで
は半導体基板上に所定形状のアクティブ領域ACTが形成
されている。このアクティブ領域上にはそれぞれ図6のM
OSトランジスタN21およびN22のゲート電極となるポリシ
リコン層Poly21およびPoly22がアクティブ領域ACTを横
切るように平行に形成されている。MOSトランジスタN21
およびN22はアクティブ領域を共有しており、Poly21お
よびPoly22に挟まれた部分のアクティブ領域が図6、7で
説明した内部ノードXに対応する。なおポリシリコン層P
oly21、Poly22はアクティブ領域の外側に向かって延在
した部分を有している。Poly21、Poly22はそれぞれアク
ティブ領域の外側の両端の延在した部分にコンタクトを
取るためのコンタクト領域PCa1、PCa2、PCb1、PCb2を有
している。

【００５１】制御信号線φaおよびφbはポリシリコン層
Poly21およびPoly22の延在方向と交差する方向に延在し
て配置される。この制御信号線φaおよびφbとポリシリ
コン層Poly21およびPoly22が交差する領域は前述のコン
タクト領域PCa1、PCa2、PCb1、PCb2に対応するよう配置
される。具体的には図10に示されるようにPCa1、PCa2と
制御信号線φaが、PCb1、PCb2と制御信号線φbが交差し
て配置される。

【００５２】Poly21およびPoly22に挟まれた部分のアク
ティブ領域はキャパシタC21の一方の電極層に接続され
る。他方のキャパシタ電極層は出力Yに相当し、信号線
Ｓに接続される。

【００５３】ＭＯＳトランジスタN22のPoly21およびPol
y22に挟まれない拡散領域には参照電位線ＶＲが接続さ
れる。ＭＯＳトランジスタN21のPoly21およびPoly22に
挟まれない拡散領域にはアナログ電圧入力Viが入力され
る。さらに、キャパシタＣ２１の第1の電極とトランジ
スタの共有拡散領域との接続部Ｒは前記ゲート延設部PC
a1、PCa2、PCb1、PCb2の内側に配置される。

【００５４】本実施の形態のマッチング・セルは、以下
のようにプログラムされる。図10(a)は図7(a)に対応す
る第1の状態にプログラムされたパターン・レイアウト
であって、コンタクト領域PCa2とPCb1にコンタクト手段
が設けられ、制御信号線φaがＭＯＳトランジスタN22の
ゲートに、制御信号線φbがＭＯＳトランジスタN21のゲ
ートに接続される。図中で丸印が書込まれているコンタ
クト領域でのみ、制御信号線とゲート電極は接続されて
いる。この結果、セルは入力に対し正の電荷を出力端子
Ｙへ転送する図10(b)は図7(b)に対応する第２の状態にプログラムさ
れたパターン・レイアウトであって、ゲート延設部PCa1
とPCb2にコンタクト手段が設けられ、共通制御信号線φ
aがＭＯＳトランジスタN21のゲートに、共通制御信号線
φbがＭＯＳトランジスタN22のゲートに接続される。こ
の結果、セルは入力に対し負の電荷を出力端子Ｙへ転送
する。なお、回路全体の動作は前述と同様である。

【００５５】本実施の形態では、各トランジスタのゲー
ト両端にコンタクトを配置するためのコンタクト領域を
設け制御信号線と交差するよう構成したので、テンプレ
ート・ベクタのデータをコンタクト・プラグの有無のみ
によってプログラムできる。従って、プログラム変更が
容易でコストも低い。また、どのセルもコンタクト・プ
ラグの有無以外は共通の形状であるからセルをアレイ状
に配置して高集積な回路を構成できる。さらに、キャパ
シタとトランジスタの接続部をゲート延設部の内側に設
けたので無用な配線の交差なく面積の無駄なくマッチン
グ・セルを実現できる。

【００５６】（第３の実施の形態）図3は本発明第３の
実施の形態におけるマッチト・フィルタの一部の回路図
である。この図は第１の実施の形態とは異なるWTA回路
およびその周辺回路の構成例を示す。第１の実施の形態
のWTA回路は最大相関値と、最大相関値を示すマッチン
グ回路列の列アドレスを出力する。本実施の形態の回路
は、複数の相関値と列アドレスを選択し出力する。図3
は、先の実施の形態のマッチト・フィルタ回路における
マッチング・アレイMAより後段の構成を示している。マ
ッチング・アレイMAとサンプル・ホールド回路群SHにつ
いては同一であるので図示しない。本実施の形態では回
路は以下のように構成されている。マッチング・アレイ
からの各相関値S１〜Snがバッファ手段BFに入力され
る。バッファ手段BFはそれぞれの列毎に、図示しないバ
ッファ回路BFF1〜BFFnを有している。バッファ手段の出
力SF1〜SFnが前述したものと同じWTA回路WTAに入力され
る。WTA回路の出力は3-WINNER回路に入力される。３-WI
NNER回路はサンプル・ホールド回路SHa〜SHc、アドレス
レジスタREG１〜REG３、ワークレジスタWKを有してい
る。

【００５７】WTA回路WTAの相関値出力MXSおよび列アド
レス出力ADDが３-WINNER回路に入力される。入力された
相関値MXSはサンプル・ホールド回路SHa, SHb, SHcに入
力される。列アドレス出力ADDがREG１〜REG３に入力さ
れる。サンプル・ホールドSHa, SHb, SHcの出力がマッ
チド・フィルタ回路全体の相関値出力MXSa, MXSb, MXSc
に、各々のレジスタREG１〜REG３の出力が回路全体の列
アドレス出力ADDa, ADDb, ADDc(各々複数ビット)に接続
されている。

【００５８】WTA回路の列アドレス出力ADDはワークレジ
スタＷＫにも入力され、このワークレジスタＷＫの出力
DIS-ADD(複数ビット)が、バッファ手段BF内でデコード
されて対応するバッファ回路BFFiを禁止制御（DIS端
子）するように構成されている。

【００５９】本実施の形態の回路では以下のような動作
が行われる。

【００６０】マッチング・アレイから出力された各相関
値S1〜Snが、バッファ手段BFを介してWTA回路WTAに入力
される。WTA回路によって最大相関値とこれに対応する
列アドレスが出力される。最大相関値MXS１が前記サン
プル＆ホールド回路SHa,に、列アドレスADD１がレジス
タREG１に保持される。列アドレスADD１はワークレジス
タＷＫにも入力される。ワークレジスタWK は列アドレ
ス信号DIS-ADD１を出力する。列アドレス信号DIS-ADD１
はバッファ手段BF内でデコードされ、ADD１に対応する
列アドレスのバッファ回路BFFiの出力をリセットする。
これは所定アドレスの出力を例えばVSSレベルなどの所
定値に固定することで行う。この状態で再度WTA回路WTA
が新たな最大相関値を検索する。WTA回路は2番目に高い
相関値MXS２とその列アドレスADD２を出力する。この相
関値MXS２と列アドレスADD２がそれぞれサンプル・ホー
ルド回路SHbおよびレジスタREG２に入力される。また列
アドレスADD２はワークレジスタWKに入力され、ワーク
レジスタは列アドレス信号DIS-ADD１およびDIS-ADD２を
出力する。列アドレス信号DIS-ADD１、DIS-ADD２はバッ
ファ手段BF内でデコードされ、ADD１、ADD２に対応する
列アドレスのバッファ回路の出力をリセットする。こう
した手順を繰り返すことで、相関値の高いものから順
に、必要な数だけの相関値と、これに対応する列アドレ
スが出力できる。

【００６１】以上のように、本実施の形態では、WTA回
路の出力を一時保持する手段を設け、相関値の高いもの
から順に複数の相関値と対応する列のアドレスを出力で
きるように構成した。

【００６２】指定する列アドレスの個数を予測される相
関値の所定値に基づいて変更することは可能である。本
実施の形態では相関値の範囲にある程度の幅を持たせる
事が可能になる。

【００６３】従って、複数基地局からの受信により相関
値の高いものが複数生じるいわゆるマルチパス問題に対
処した同期捕捉が可能となる。例えば、複数組の相関値
と列アドレスを、複数組の復調器へ供給しておくこと
で、移動中の端末において送受信中に最大相関値の列ア
ドレスが変化した場合であっても通信の連続性を維持す
ることが可能となる。

【００６４】（第４の実施の形態）第４の実施の形態の
マッチド・フィルタは、最大相関値をデジタル信号で出
力できるWTA回路を有している。図4は本実施の形態にお
けるWTA回路の構成を示す。なお、マッチト・フィルタ
の他の部分は第１の実施の形態のものと同じであるので
図示しない。この回路は、バッファ手段より入力される
相関値SF1〜SFnを入力するn個のコンパレータCOM1〜COM
n、エンコーダ、カウンタ、D/A変換器、ORゲート、レジ
スタを有している。

【００６５】コンパレータはそれぞれD/A変換器から出
力される参照相関値電圧と、バッファ手段より入力され
る相関値SF1〜SFnを比較し、比較結果を出力する。コン
パレータの出力は、ＯＲゲート402およびエンコーダ403
に入力される。ＯＲゲート402の出力は回路のフラグ出
力となる。またORゲートの出力はカウンタ404に接続さ
れる。これはカウンタの動作を停止させる信号となる。
カウンタ404の出力はＤ／Ａコンバータ405でアナログ電
圧に変換され、n個のコンパレータへ参照電圧として供
給される。また、エンコーダ403の出力はレジスタ406に
入力される。

【００６６】初期状態では、ORゲートの出力はＨレベ
ル、参照相関値電圧はＶssであり、カウンタ404はリセ
ットされている。アナログ相関値SF1〜SFnが有効になる
と、カウンタ404はクロックＣＫに応じてカウント・ア
ップされる。カウンタの出力に応じてD/A変換器の出力
する参照電圧が上昇する。こうして参照電圧が最大相関
値を超えると、ORゲートの出力はＬレベルに変わる。こ
の出力によってフラグの出力もLレベルとなりカウント
も停止される。このときのカウンタ404の出力が最大相
関値として出力される。したがって最大相関値がデジタ
ル信号で得られる。レジスタ406はカウントが停止され
る直前のエンコーダ出力を保持しており、このレジスタ
出力より最大相関値に対応する列アドレスが得られる。

【００６７】本実施の形態では、WTA回路を、上述のよ
うな構成として、最大相関値をデジタルで出力するよう
にした。従って、マッチング処理後も最大相関値情報を
安定に保持でき、受信状態のモニタリングや先に延べた
マルチパス問題の処理などのためのロジック回路に、相
関値をデジタル・データで供給でき容易な処理を可能と
する。

【００６８】（第5の実施の形態）図11は本発明の第5の
実施の形態のマッチト・フィルタの構成を示す。本発明
のマッチト・フィルタはｎ個のサンプル・ホールド回路
SH1〜SHn、マッチング・アレイMA、最大値出力回路WTA
とを有する。

【００６９】サンプル・ホールド回路SH1〜SHnには図示
しないアンテナによって受信された信号R(x)がそれぞれ
入力されている。サンプル・ホールド回路SH1〜SHnは周
期tで受信信号R(x)をサンプリングした電圧値V1〜Vnを
それぞれ保持している。この電圧値V1〜Vnはマッチング
・アレイMAに入力される。

【００７０】マッチング・アレイMAは、複数のマッチン
グ・セルMC（1,1）〜MC(n,n)を有している。複数のマッ
チング・セルＭＣはn行n列のマトリクス状に配置されて
いる。マッチング・アレイの各列はサンプル・ホールド
回路SH1〜SHnの個数に対応するn個のマッチング・セル
を有している。

【００７１】マッチング・セルの出力は図示しないが列
方向に接続され、相関値出力S1〜SnとしてWTA回路WTAに
供給される。

【００７２】本実施の形態におけるマッチング・アレ
イ、およびマッチング・セルの詳細を図12および図13を
用いて説明する。

【００７３】図12は、本実施の形態におけるマッチング
・アレイを詳細に示した図である。なお、以下の説明で
は、簡単化のために、4-bit長のPNコードを仮定し、4
行4列のマッチング・アレイ回路を用いて説明する。実
際に使用されるPNコードとしては、256-bit長以上のも
のが一般的である。よって、n-bit長のPNコードに対応
するマッチト・フィルタについては、必要に応じて適宜
変更は可能である。

【００７４】図１２のマッチング・アレイの部分ではサ
ンプル・ホールド回路SH1〜SH4からアナログ電圧が入力
される入力端子VIN１〜VIN４、4行4列に配置されたマッ
チング・セルMC、および符号レジスタFREGを有してい
る。各マッチング・セルは、それぞれアナログ電圧入力
端子VIと参照電圧入力端子VR、2個の後述のセル制御信
号が入力される入力端子φa、φbと出力端子Yを有して
いる。

【００７５】各マッチング・セルの参照電圧入力端子VR
は、アレイ全体で共通な参照電圧供給端子ＶＲに接続さ
れる。各セルのアナログ電圧入力端子VIは、マッチング
・アレイの各行ごとに共通に接続されている。つまり同
一行のマッチング・セルには同一のアナログ入力信号が
与えられる。例えば、i行目のセルMC(i,0)〜MC(i,n)の
各アナログ電圧入力端子VIはアナログ電圧入力ＶINiに
接続される。各列のマッチング・セルの出力端子Ｙは、
列ごとに共通な相関値信号線S1〜Snに接続され、図示し
ないバッファ手段に入力される。また、図示しないが信
号線S1〜Snと参照電位ＶＲとの間にはスイッチ手段PCS1
〜PCSnが設けられている。

【００７６】本実施の形態のマッチング・アレイでは、
アレイの対角線方向に各セルの動作を制御するセル制御
信号線群Φa1〜Φa4およびΦb1〜Φb4が設けられてい
る。この制御信号線は以下のように個々のセルに接続さ
れている。

【００７７】1列目のマッチング・セルMC（１,1）〜 MC
(4, 1)の制御信号入力端子φaは、制御信号線Φa1〜a
4、制御信号入力端子φbはΦb1〜b4にそれぞれ接続され
る。他の列のセルもそれぞれΦa1〜a4、Φb1〜b4に接続
される。基本的に同一列に属するセル同士が、同一の制
御信号線につながれることはない。

【００７８】一般的に示せばi行目j列目のマッチング・
セルMC(i, j)のセル制御信号入力端子とマッチング・セ
ルMC(i+1, j+1)のセル制御信号入力端子とに同一のセル
制御信号が入力される。例えばマッチング・セルMC(1,
1)、MC(2,2)、MC(3,3)、MC(4,4)とに同一のセル制御信
号線Φa1、Φb1が接続され、MC(2,1)、MC(3,2)、MC(4,
3)、MC(1,4)に制御信号線Φa2、Φb2が接続されてい
る。これらの制御信号線Φa、Φbは符号レジスタFREGに
よって駆動される。

【００７９】符号レジスタFREGは４個のセル制御信号生
成回路DV1〜DV4と４個Ｄ型フリップフロップ、DFF1〜DF
F4とを有している。セル制御信号生成回路DV1〜DV4の制
御端子A、Ｂは共通に第１の制御信号である基準制御信
号ΦAIN、ΦＢIＮに接続されている。また、DFF1〜DFF4
のフリップフロップの出力がそれぜれ対応する駆動回路
DV1〜DV4の入力に接続されている。ｋ番目のセル制御信
号生成回路DVｋの出力端子Ｏ１がΦaｋに、出力端子Ｏ
２がΦbｋに接続される。

【００８０】４個のＤ型フリップフロップDFF1〜DFF4は
その番号の順にシフトレジスタを構成するよう接続され
ている。つまりDFF1がデータが入力される初段である。
各Ｄ型フリップフロップのクロック端子には共通クロッ
クＣＫが入力される。DFF1の入力端子に、復号化のため
のPNコードがシリアルに入力される。このシフトレジス
タDFF1〜DFF4にＰＮコード（バイナリ・テンプレート）
が一時保持される。即ち、ＰＮコードを外部より直接ロ
ードできる記憶手段となる。

【００８１】本実施の形態のマッチング・セルＭＣは図
13(a)のように構成されている。まず、アナログ電位入
力端子VIと内部ノードＸとの間にスイッチ手段としての
ＮＭＯＳトランジスタＮ２１が、参照電位入力端子VRと
内部ノードＸとの間にスイッチ手段としてのＮＭＯＳト
ランジスタＮ２２がそれぞれ設けられている。

【００８２】内部ノードＸと出力端子Ｙとの間にはキャ
パシタＣ２１が設けられている。ＮＭＯＳトランジスタ
Ｎ２１のゲートは制御信号入力端子φbにＮＭＯＳトラ
ンジスタＮ２２のゲートは制御信号入力端子φaに接続
されている。

【００８３】図11に示された、マッチング・セルに与え
るセル制御信号を駆動するためのセル制御信号生成回路
DV1〜DV４の構成を図13(b)に示す。

【００８４】セル制御信号回路では入力Aの信号（制御
信号ΦＡＩＮ）と入力IN（D型フリップフロップの出
力）の信号とのEXNOR論理が取られ、駆動回路DR1に出力
される。駆動回路DR１の出力がセル制御信号生成回路の
出力端子Ｏ１に接続されている。セル制御信号生成回路
では入力Bの信号（基準制御信号ΦBＩＮ）と入力IN（D
型フリップフロップの出力）の信号とのEXNOR論理が取
られ、駆動回路DR2に出力される。駆動回路DR2の出力が
セル制御信号生成回路の出力端子Ｏ2に接続されてい
る。このセル制御信号生成回路DV１からDV４は第１の制
御信号である基準制御信号ΦAIN、ΦBINおよびを受け、
シフトレジスタに保持されているPNコードの要素に基づ
いた第２の制御信号であるセル制御信号を生成する回路
である。

【００８５】以下に図14を用いて本実施の形態のマッチ
ト・フィルタの動作を説明する。

【００８６】まず、PNコード・ロード期間において、PN
コードが前記符号レジスタFREGにロードされる。シリア
ル入力端子ＰＮ_INにPNコードがシリアルに供給され、ク
ロックCLKによって符号レジスタFREG内のシフトレジス
タ（DFF1〜DFF4）に逐次転送される。PNコードの語長と
等しい数のクロックCLKが与えられるとPNコード・ロー
ド期間は終了する。また、アナログ時系列信号R(x)が、
サンプル・ホールド群SH1〜SH4によって4個の要素をも
つアナログ電圧V１〜V４に変換される。このサンプリン
グ動作に要するサンプリング・パルスの数は、PNコード
をロードするのに必要なクロック数に等しい。本実施の
形態では、サンプリング動作をPNコード・ロード期間に
同時におこなう。従ってPNコードのロードによって、同
期捕捉動作時間の延長は起こらない。

【００８７】PNコード・ロード期間が終了すると、マッ
チング動作期間が開始される。この時点でサンプリング
動作が終了しアナログ電圧入=V1〜Vnが有効になってい
れば、回路はただちにマッチング・サイクルを実行す
る。マッチング・サイクルが終了後、回路はサンプリン
グ動作にもどる。図では、マッチング動作期間以降はPN
コードのロードを実行しない場合を示しているが、前述
したようにサンプリング動作に隠れてPNコードをロード
してもよい。こうすることで、複数モードのPNコードに
対応した同期捕捉動作を無駄な時間なく実現できる。

【００８８】次に、マッチング・サイクルにおける動作
について、マッチング・セルの振る舞いを中心に述べ
る。

【００８９】まず、マッチング・サイクルにおいて基準
制御信号LレベルのΦAIN、HレベルのΦＢINが符号レジ
スタFREGに印加される。

【００９０】この結果、セル制御信号生成回路はΦa1〜
a4、Φb1〜b4に以下の制御信号を出力する。ロードされ
たＰＮコードで'1'となるビットに対応するセル制御信
号線には前記の基準制御信号ΦAIN、ΦＢINが正論理で
直接与えられる。

【００９１】従って、ＰＮコードで'1'となるビットに
対応するセル制御信号線に接続されたマッチング・セル
は、N21がオフ、N22がオン状態となる。この結果図7
（a）で示したセルと同様に内部ノードXはVＲのレベル
となる。したがって図7(a)の第１の状態にプログラムさ
れたセルと同様に振る舞う。

【００９２】一方、ＰＮコードで'0'となるビットに対
応するセル制御信号線には前記の基準制御信号ΦAIN、
ΦＢINが反転され与えられる。従って、ＰＮコードで '
0' となるビットに対応するセル制御信号線に接続され
たマッチング・セルは、図7(b)で述べた第2の状態にプ
ログラムされたセルと同様に振る舞う。

【００９３】つまり、ある１列のマッチング・セルに対
してPNコードに基づいて変換させたセル制御信号を与え
ることで、その１列の相関値を検出することが出来る。
また与えるセル制御信号を隣り合う列で１ビットずつシ
フトさせて与えているので、PNコードをシフトさせた場
合の相関値が各列から出力される。

【００９４】この結果、先に説明したマッチト・フィル
タと同様に、マッチング・アレイの各列の相関値信号線
S1〜Snにおいて、該マッチング回路列が対応するテンプ
レート・ベクタとアナログ電圧Viとの相関値がアナログ
電圧として得られる。

【００９５】本実施の形態のマッチト・フィルタでは、
ＰＮコードに対応する複数のバイナリ制御信号群の配線
を前記マッチング・アレイの対角線方向に設け、対角線
方向に配置される前記マッチング・セルに適宜接続した
ので、回路外部よりバイナリ・テンプレートを動的に変
更できる。加えて、セル制御信号線が複数のマッチング
・セルに信号を供給できるので配線面積が小さい。ま
た、セル制御信号線群のを駆動させるための符号レジス
タ回路に記憶手段を備えたので外部よりPNコードをロー
ド、保持することができる。さらにPNコードのロード
は、サンプル・ホールド回路のサンプル動作期間に実行
すべく制御することで、PNコードのロードによって同期
捕捉動作が妨げられないようにでき、複数のPNコードに
対応した同期捕捉動作をも実現できる。

【００９６】また、マッチング・セルを2個のスイッチ
素子のみ構成したので、少ない素子数で実現できる。

【００９７】（第6の実施の形態）図15は本実施の形態
における、マッチト・フィルタの構成図である。本実施
の形態ではマッチト・フィルタは、セル制御信号線群の
配線がマッチング・アレイ対角線方向に設けられている
点は第5の実施の形態と同様である。ただし、本実施の
形態ではセル制御信号線群の配線は、マッチング・アレ
イの対角線の左下部分に属する第1の信号線群151と右上
部分に属する第2の信号線群152に分割されている。先の
実施の形態で記載したものと同じ第１のセル制御信号生
成回路FREG1が第1の信号線群を駆動するようにマッチン
グ・アレイの第1の辺に沿って設けられ、第2のセル制御
信号生成回路FREG2が第２の信号線群を駆動するように
マッチング・アレイの第２の辺に沿って設けられてい
る。第2の駆動回路FREG2は、その出力に接続される第２
の信号線群の各々が、第五の実施の形態で与えられてい
る信号に対応するものと同一論理を示すように構成され
る。他の部分については、先の実施の形態と同等な構成
であり説明を略す。なお、本実施の形態でも4-bit長の
PNコードを仮定した図面による説明となっているが、必
要に応じて4-bit長のPNコードに対してはアレイをｎ行
ｎ列のマッチング・アレイ構成に拡張が可能である。

【００９８】前述したように、本実施の形態でも各バイ
ナリ制御信号群の論理動作は、マッチト・フィルタとし
て同様な動作をおこなう。

【００９９】本実施の形態では、配線領域によってバイ
ナリ制御信号群を分割しアレイの2辺にそれぞれ設けら
れた２つの駆動回路で駆動したので、第5の実施の形態
に比べ、アレイの外側でセル制御信号線群をセル制御信
号生成回路に接続するために、長い配線を引き廻すこと
が不要となる。引き廻しの配線はPNコード語長の2倍の
本数となるので、本実施の形態の構成により配線面積を
大幅に小さくできる。

【０１００】以上、本発明において主にPNコードの語長
を4ビットとして説明してきたが、必要とされるビット
数に応じて適宜アレイを拡張する事が可能である。また
PNコードのシフト量を1ビットとしてn行n列のアレイで
説明していたが、シフト量が異なれば必ずしも行数と列
数は一緒でなくてもよい。つまり図16に示すようなn行m
列のアレイでも本発明は実現可能である。

【図面の簡単な説明】

【図１】本発明第１の実施の形態のマッチト・フィルタ

【図２】第１の実施の形態の動作タイムチャート

【図３】第３の実施の形態のWTA回路

【図４】第４の実施の形態のWTA回路

【図５】第２の実施の形態のマッチト・フィルタの回路
図

【図６】第２の実施の形態のマッチング・セル回路

【図７】プログラムされたマッチング・セル

【図８】第２の実施の形態のマッチング回路の動作タイ
ムチャート

【図９】レベル・シフタ回路およびソース・フォロワ回
路

【図１０】第２の実施の形態のマッチング・セルのパタ
ーン・レイアウト

【図１１】第5の実施の形態のマッチト・フィルタ

【図１２】第5の実施の形態のマッチト・フィルタの要
部分図

【図１３】第5の実施の形態のマッチング・セル、駆動
回路

【図１４】第5の実施の形態のマッチト・フィルタの動
作タイムチャート

【図１５】第6の実施の形態のマッチング・セル、駆動
回路

【図１６】マッチト・フィルタの変形例を示す図

【図１７】従来のマッチト・フィルタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田野井聡東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (72)発明者柴田直東京都文京区本郷７−３−１東京大学内

Claims

【特許請求の範囲】

【請求項１】拡散変調された受信信号の各要素を保持
する複数のサンプル・ホールド回路と、複数のマッチング・セルがマトリクス状に配置され、該
マトリクスの各列に属するセルには前記複数のサンプル
・ホールド回路に保持された要素がそれぞれ入力される
マッチング・アレイと、前記マッチング・アレイの列毎に所定量ずつシフトさせ
た所定の擬似ランダム符号を与える記憶回路とを有し、前記マッチング・アレイにおいて、各列毎に前記サンプ
ル・ホールド回路に保持された要素と前記擬似ランダム
符号との相関値が出力されることを特徴とするマッチト
・フィルタ。
【請求項２】前記各列毎に出力された相関値から所定
の相関値の列を検出し、所定の相関値の列を指定する信
号を出力する最大相関値検出回路を有することを特徴と
する請求項1記載のマッチト・フィルタ。
【請求項３】前記記憶回路はマッチング・アレイのマ
ッチング・セル自体に擬似ランダム符号に対応する情報
を記憶させて構成することを特徴とした請求項1または2
に記載のマッチト・フィルタ。
【請求項４】前記マッチング・アレイは同一行に属す
るマッチング・セルに対して、前記複数のサンプル・ホ
ールド回路の任意のサンプル・ホールド回路に保持され
た要素を共通に入力するアナログ信号入力端子と、全マッチング・セルに共通に接続され、マッチング・セ
ルの動作を制御する制御信号が与えられる信号線と、前記マトリクスの各列毎に共通に接続され、前記マッチ
ング・セルの出力が与えられる相関値信号線とを有する
ことを特徴とする請求項1乃至3に記載のマッチト・フィ
ルタ。
【請求項５】前記マッチング・セルは前記複数のサン
プル・ホールド回路の任意のサンプル・ホールド回路に
保持された要素が入力される入力端子と、参照電圧が与
えられる参照電圧端子と、制御信号に応じて前記複数の
サンプル・ホールド回路の任意のサンプル・ホールド回
路に保持された要素と前記参照電圧との差に基づく相関
値を出力するスイッチ素子とを有していることを特徴と
する請求項1乃至4記載のマッチト・フィルタ。
【請求項６】前記マッチング・アレイは同一行に属す
るマッチング・セルに対して前記複数のサンプル・ホー
ルド回路の任意のサンプル・ホールドに保持された要素
を共通に入力するアナログ信号入力端子と、擬似ランダム符号および外部から与えられた第1の制御
信号に基づいて、第2の制御信号を生成する駆動回路
と、前記第2の制御信号を前記マトリクスの各列毎に所定量
シフトさせて供給するよう接続された制御信号線とを有
することを特徴とするマッチト・フィルタ。
【請求項７】前記最大相関値検出回路は所定の範囲内
の相関値を出力する複数の列を指定することを特徴とす
る請求項1乃至6記載のマッチト・フィルタ。
【請求項８】前記最大相関値検出回路は、相関値をデ
ジタル信号として出力できる回路であることを特徴とす
る請求項1乃至6および記載のマッチト・フィルタ。