CN113810080B - 一种低载噪比大容量短突发扩频信号快速捕获装置 - Google Patents

一种低载噪比大容量短突发扩频信号快速捕获装置 Download PDF

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Abstract

本发明公开了一种低载噪比大容量短突发扩频信号快速捕获装置,属于短突发扩频信号捕获技术领域。其包括数字下变频模块、重采样模块、移位存储模块、串行相关累加模块、本地伪码生成模块、本地伪码存储模块、累加存储模块、FFT模块、门限判决模块、邻值取大判决模块、数据选择模块。该装置利用大量相关累加与FFT并行计算,在低载噪比情况下,实时输出码相位和多普勒捕获结果,满足半码片级或更低码片级的处理速度,提高系统接收成功率。

Description

一种低载噪比大容量短突发扩频信号快速捕获装置
技术领域
本发明涉及短突发扩频信号捕获技术领域,尤其是指一种低载噪比大容量短突发扩频信号快速捕获装置。
背景技术
短突发扩频信号具有“短时性”和“突发性”,其持续时间在几十毫秒至几秒不等。短突发扩频信号通常由同步段、跟踪段和数据段组成。同步段用于信号的捕获,跟踪段用于信号跟踪入锁,数据段用于传输信息。跟踪段有时不存在,此时需要在同步段完成信号的快速捕获以保证跟踪能够平稳入锁。在短突发扩频信号功率降低、容量提升时,需要实时有效检测信号是否到达,同时估计出信号的多普勒,在数据段到来前需要跟踪环路完全入锁,完成信息的解调。
由于短突发扩频信号的上述特点,常规捕获只能在高信噪比下完成单通道解调后才能重新释放通道再次开始捕获,无法满足系统的功率降低和容量提升实时捕获信号的需求。
发明内容
有鉴于此,本发明的目的在于避免上述背景技术中的不足而提供一种低载噪比大容量短突发扩频信号快速捕获装置,该装置可满足系统功率降低和容量提升的需求,利用大量相关累加与FFT并行计算,在低载噪比情况下,实时输出码相位和多普勒捕获结果,满足半码片级或更低码片级的处理速度,提高系统接收成功率。
为了实现上述目的,本发明采用的技术方案为:
一种低载噪比大容量短突发扩频信号快速捕获装置,包括数字下变频模块、重采样模块、移位存储模块、串行相关累加模块、本地伪码生成模块、本地伪码存储模块、第一数据选择模块、第二数据选择模块、累加存储模块、FFT模块、门限判决模块、邻值取大判决模块,串行相关累加模块和本地伪码存储模块一一对应,累加存储模块与FFT模块、FFT模块与门限判决模块均一一对应;其中,
短突发中频信号首先进入数字下变频模块,数字下变频模块对短突发中频信号进行频点搬移,从中频搬移至零频附近,得到IQ基带数据,然后将IQ基带数据输入给重采样模块;
重采样模块将IQ基带数据按照重采样码钟输出至接收基带数据的移位存储模块;
移位存储模块在系统主钟驱动下,将IQ基带数据顺次输出给各串行相关累加模块;
本地伪码生成模块生成伪码,并顺次输出给各本地伪码存储模块;
本地伪码存储模块将伪码按照所需累加长度输出给对应的串行相关累加模块;
串行相关累加模块将输入的伪码与IQ基带数据作相关运算,得到的累加结果并输出给第一数据选择模块;
第一数据选择模块选择空闲的累加存储模块并将串行相关累加模块送来的累加结果存入;
FFT模块将对应累加存储模块中的累加结果作为FFT输入数据进行FFT运算,并将结果输出给对应的门限判决模块;
门限判决模块对FFT运算结果求取能量,然后与门限比较,得到超出门限的最大值位置,根据最大值位置得到相应的码相位和多普勒结果,并将码相位和多普勒结果连同一个有效性标识一同输出给第二数据选择模块;
第二数据选择模块接收标识为有效的码相位和多普勒结果,并输出给邻值取大判决模块;
邻值取大判决模块从连续相邻的3或4个有效的码相位和多普勒结果中选取最大值并输出,得到最终的码相位和多普勒,完成对低载噪比大容量短突发扩频信号的快速实时捕获。
进一步的,所述重采样模块的具体工作方式为:
对IQ基带数据进行抽取,抽取之后的频率为M倍扩频码速率,M为2或4,然后再将I、Q两路数据分别进行量化。
进一步的,所述移位存储模块选择同步头数据长度L,按照深度d,位宽k的RAM进行存储,其中,
Figure BDA0003266657940000031
d、k均为整数,L=d*k,fpk为数据采样频率,即数据采样周期的倒数,fS为系统主钟的频率;
第j个数据采样周期中,移位存储模块在系统主钟的第i个周期下,将存储的第i个数据送入一串行相关累加模块中,串行相关累加模块将输入数据与本地伪码作相关运算,同时输出m个累加结果,然后按照FFT输入数据关系,将m个累加结果依次填入第j个累加存储模块中。
本发明相比背景技术具有如下优点:
(1)本发明利用大量相关累加与FFT并行计算的方法,实时输出码相位和多普勒捕获结果,满足半码片级或更低码片级的处理速度,具有计算能力强、实时性高的特点。
(2)本发明利用大量相关累加与FFT并行计算的方法,实现架构简单,逻辑原理通俗易懂,具有简单、实用性强的特点。
附图说明
图1是本发明实施例中低载噪比大容量短突发扩频信号快速捕获装置的结构框图。
图2是本发明实施例中累加存储模块具体结构框图。
具体实施方式
下面结合附图和具体实施方式对本发明的技术方案做进一步的详细说明。
一种低载噪比大容量短突发扩频信号快速捕获装置,包括数字下变频模块、重采样模块、移位存储模块、串行相关累加模块、本地伪码生成模块、本地伪码存储模块、累加存储模块、FFT模块、门限判决模块、邻值取大判决模块、数据选择模块等;其中,
短突发中频信号首先进入数字下变频模块,数字下变频模块对短突发中频信号进行频点搬移,从中频搬移至零频附近的IQ基带数据,输入至重采样模块,IQ基带数据按照重采样码钟输出至接收基带数据的移位存储模块(为实现低载噪比情况下捕获,移位存储模块选用大容量RAM,存储整个同步头数据),移位存储模块在主钟驱动下将基带数据顺序输出至串行相关累加模块,此时本地伪码存储模块将本地伪码生成模块的伪码按照所需累加长度顺次输出至串行相关累加模块中与基带数据作相关运算。累加结果由数据选择1模块选出空闲的累加存储模块依次送入,之后作为FFT输入数据(数据不足的地方作补零操作)进行FFT运算,输出结果求取能量后与门限比较,超出门限的码相位和多普勒输出至邻值取大判决模块,选出真实信号的码相位和多普勒,从而完成对低载噪比大容量短突发扩频信号的快速实时捕获。
以下为一个更具体的例子:
如图1和2所示,一种低载噪比大容量短突发扩频信号快速捕获装置,包括数字下变频模块、重采样模块、移位存储模块、串行相关累加模块、本地伪码生成模块、本地伪码存储模块、累加存储模块、FFT模块、门限判决模块、邻值取大判决模块、数据选择模块;其中,
短突发中频信号首先进入数字下变频模块,数字下变频模块对短突发中频信号进行频点搬移,从中频搬移至零频附近的IQ基带数据。其中,短突发扩频信号中频频率fIF和带宽B与AD采样速率fS(同时也是系统运行主钟)应满足带通采样定理:
Figure BDA0003266657940000051
fS≥2B
其中,n为整数。综合考虑短突发扩频信号中频频率和系统性能,同时采样速率fS不能是扩频码速率fpn整数倍,且采样速率fS要足够大,以保证信号满足通带采样定理。
重采样模块的主要功能是将数字下变频后的IQ基带数据进行抽取,抽取之后的频率fpk为M倍的扩频码速率fpn,M通常选取为2或4倍。然后再将I、Q两路数据分别进行量化。数据抽取通过查找表的方式实现,也可以通过NCO(数字控制振荡器)方式产生一个频率fpk,从而得到频率为fpk的基带信号。
移位存储模块是选择同步头数据长度L,按照深度d,位宽k的RAM进行存储,其中L要足够长以满足低载噪比要求,
Figure BDA0003266657940000061
Figure BDA0003266657940000062
d、k均为整数,L=d*k。接收数据按照频率fpk每更新一次,移位存储数据全部左移一位,并将RAM中数据按系统主钟fS驱动依次输出至串行相关累加模块。
串行相关累加模块分段累加的数据个数N,依据之后的FFT模块点数、整个快速捕获装置的多普勒搜索范围及稳定跟踪入锁的多普勒精度来确定。串行相关累加模块个数m为移位存储RAM位宽k按照累加个数N计算得出,即m=k/N。同时本地伪码生成模块依据要捕获的短突发信号生成与之对应的本地伪码,将伪码对应串行相关累加模块分段累加的数据,输出至本地伪码存储模块,并依次完成串行相关累加。
进一步的,所述串行相关累加模块与累加存储模块时序关系如下:
第1个数据采样频率fpk第1个主钟fS周期下,将移位存储RAM中第1个数据送入串行相关累加模块中与本地伪码作相关运算,会同时输出m个累加结果,即r1*1,1,r2*1,1,……rm*1,1,按照FFT输入数据关系,将r1*1,1,r2*1,1,……rm*1,1依次填入累加存储1模块。
第1个数据采样频率fpk第2个主钟fS周期下,将移位存储RAM中第2个数据送入串行相关累加模块中与本地伪码作相关运算,会同时输出m个累加结果,即r1*2,1,r2*2,1,……rm*2,1,按照FFT输入数据关系,将r1*2,1,r2*2,1,……rm*2,1依次填入累加存储1模块后续地址中。
第1个数据采样频率fpk第3个主钟fS周期开始依次到第d个主钟fS周期下,每个时钟周期分别执行以下操作:第i时钟周期下,将移位存储RAM中第i个数据送入串行相关累加模块中与本地伪码作相关运算,会同时输出m个累加结果,即r1*i,1,r2*i,1,……rm*i,1,按照FFT输入数据关系,将r1*i,1,r2*i,1,……rm*i,1依次填入累加存储1模块后续地址中;其中,3≤i≤d。
第2个数据采样频率fpk第1个主钟fS周期下,将移位存储RAM中第1个数据送入串行相关累加模块中与本地伪码作相关运算,会同时输出m个累加结果,即r1*1,2,r2*1,2,……rm*1,2,按照FFT输入数据关系,将r1*1,2,r2*1,2,……rm*1,2依次填入累加存储2模块。
第2个数据采样频率fpk第2个主钟fS周期下,将移位存储RAM中第2个数据送入串行相关累加模块中与本地伪码作相关运算,会同时输出m个累加结果,即r1*2,2,r2*2,2,……rm*2,2,按照FFT输入数据关系,将r1*2,2,r2*2,2,……rm*2,2依次填入累加存储2模块后续地址中。
第2个数据采样频率fpk第3个主钟fS周期开始依次到第d个主钟fS周期下,每个时钟周期分别执行以下操作:第i时钟周期下,将移位存储RAM中第i个数据送入串行相关累加模块中与本地伪码作相关运算,会同时输出m个累加结果,即r1*i,2,r2*i,2,……rm*i,2,按照FFT输入数据关系,将r1*i,2,r2*i,2,……rm*i,2依次填入累加存储2模块后续地址中;其中,3≤i≤d。
以此类推,每个累加存储模块均为在同一个数据采样频率fpk下同一个码相位的多个分段累加结果,从而保证处理速度为半码片级或更低码片级实时快速捕获。
数据选择1模块依据累加存储模块空闲轮询机制依次选择空闲累加存储模块存储累加结果,并将同一个码相位的多个分段累加结果输出给FFT模块,FFT输入点数不足的情况作补零操作。累加存储模块个数n为能够满足每次都有1个空闲处理通道来存储处理累加结果,由FFT输入点数与移位存储模块RAM的深度决定。
FFT模块将输入的累加结果做FFT运算,将FFT输出结果结合指数项,计算出模值,模值截位至32位,输入门限判决模块,门限判决模块判断FFT模值是否超过预设门限,若超出则将最大值位置输出。
数据选择2模块判断门限判决模块输出是否有效,将有效的码相位和多普勒结果送至邻值取大判决模块。
邻值取大判决模块会将连续相邻的3或4个有效的门限判决结果取个最大值,输出最终的码相位和多普勒。
需要说明的是,除上述实施步骤外,本发明还可以有其他实施方式。凡采用等同替换或等效变换形式的技术方案,均落在本发明要求的保护范围。

Claims (1)

1.一种低载噪比大容量短突发扩频信号快速捕获装置,其特征在于,包括数字下变频模块、重采样模块、移位存储模块、串行相关累加模块、本地伪码生成模块、本地伪码存储模块、第一数据选择模块、第二数据选择模块、累加存储模块、FFT模块、门限判决模块、邻值取大判决模块,串行相关累加模块和本地伪码存储模块一一对应,累加存储模块与FFT模块、FFT模块与门限判决模块均一一对应;其中,
短突发中频信号首先进入数字下变频模块,数字下变频模块对短突发中频信号进行频点搬移,从中频搬移至零频附近,得到IQ基带数据,然后将IQ基带数据输入给重采样模块;
重采样模块将IQ基带数据按照重采样码钟输出至接收IQ基带数据的移位存储模块;重采样模块的具体工作方式为:
对IQ基带数据进行抽取,抽取之后的频率为M倍扩频码速率,M为2或4,然后再将I、Q两路数据分别进行量化;
移位存储模块在系统主钟驱动下,将IQ基带数据顺次输出给各串行相关累加模块;
本地伪码生成模块生成伪码,并顺次输出给各本地伪码存储模块;
本地伪码存储模块将伪码按照所需累加长度输出给对应的串行相关累加模块;
串行相关累加模块将输入的伪码与IQ基带数据作相关运算,得到累加结果并输出给第一数据选择模块;
第一数据选择模块选择空闲的累加存储模块并将串行相关累加模块送来的累加结果存入;
FFT模块将对应累加存储模块中的累加结果作为FFT输入数据进行FFT运算,并将结果输出给对应的门限判决模块;
门限判决模块对FFT运算结果求取能量,然后与门限比较,得到超出门限的最大值位置,根据最大值位置得到相应的码相位和多普勒结果,并将码相位和多普勒结果连同一个有效性标识一同输出给第二数据选择模块;
第二数据选择模块接收标识为有效的码相位和多普勒结果,并输出给邻值取大判决模块;
邻值取大判决模块从连续相邻的3或4个有效的码相位和多普勒结果中选取最大值并输出,得到最终的码相位和多普勒结果,完成对低载噪比大容量短突发扩频信号的快速实时捕获;
所述移位存储模块选择同步头数据长度L,按照深度d,位宽k的RAM进行存储,其中,
Figure FDA0003650793190000021
d、k均为整数,L=d*k,fpk为数据采样频率,即数据采样周期的倒数,fS为系统主钟的频率;
第j个数据采样周期中,移位存储模块在系统主钟的第i个周期下,将存储的第i个数据送入一串行相关累加模块中,串行相关累加模块将输入数据与伪码作相关运算,同时输出m个累加结果,然后按照FFT输入数据关系,将m个累加结果依次填入第j个累加存储模块中。
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