CN105512062A - 电子设备装置以及串行通信速度调整方法 - Google Patents

Abstract

一种即使不使用用了晶振等的精度较高的时钟信号也能够在与上级装置之间可靠地串行通信的电子设备装置以及串行通信速度调整方法。卡控制系统(X)的读卡器(1)与上级装置(2)连接为能够串行通信。读卡器(1)通过串行通信接收来自上级装置(2)的指令，实行与该指令对应的处理。时钟生成部(100)在保存接收到的数据的时机生成必要的时钟信号。反向间隔测量部(110)通过时钟生成部(100)生成的时钟信号测量与包含于指令的特定编码对应的反向比特的间隔。通信速度调整部(120)以与通过反向间隔测量部(110)测量得到的反向比特的间隔对应的方式调整与上级装置(2)的通信速度。

Description

电子设备装置以及串行通信速度调整方法

技术领域

本发明涉及一种电子设备装置以及串行通信速度调整方法。

背景技术

以往，在ATM(自动提款机)、入室管理系统、库存管理系统等中，存在用于插入或吐出卡片状介质、读取或写入数据等的读卡器。例如，专利文献1记载了这种卡片状介质用读卡器的例子。

在此，专利文献1中记载的读卡器为了与上级装置进行串行通信，需要在上级装置与读卡器之间以相同的波特率进行通信。一般如下构成：在读卡器侧使用具有外部连接的晶振和电路的精度较高的时钟信号，补偿读卡器侧的波特率的精度。

专利文献1：日本特开2014-89574号公报

发明内容

但是，在不使用外部连接的晶振而利用内置于CPU等控制部的时钟与上级装置进行串行通信的情况下，有可能不能顺利通信。这是由于内置于控制部的时钟信号由于温度变化等变动较大。

鉴于上述的状况，本发明的目的是提供一种即使不使用用了晶振等的精度较高的时钟信号也能够在与上级装置之间可靠地进行串行通信的电子设备装置以及串行通信速度调整方法。

本发明的电子设备装置与上级装置连接为能够串行通信，通过所述串行通信接收来自所述上级装置的指令，实行与所述指令对应的处理，其特征在于，所述电子设备装置包括：时钟生成部，所述时钟生成部在保存通过所述串行通信接收的数据的时机生成必要的时钟信号；反向间隔测量部，所述反向间隔测量部通过所述时钟生成部生成的所述时钟信号测量与包含于所述指令的特定编码对应的反向比特的间隔；以及通信速度调整部，所述通信速度调整部以与通过所述反向间隔测量部测量得到的反向比特的间隔对应的方式调整与所述上级装置的通信速度。通过如此构成，即使不使用用了晶振等的精度较高的时钟信号也能够在与上级装置之间可靠地串行通信。

本发明的电子设备装置的特征在于，其具有缓冲器，所述缓冲器通过DMA(直接内存存取)保存通过所述串行通信接收的数据，所述反向间隔测量部从保存于所述缓冲器的数据的比特流测量与所述特定编码对应的反向比特的间隔。通过如此构成，能够不承载负荷地高速传送数据，能够可靠地取得接收数据，能够高精度地调整串行通信的速度。

本发明的电子设备装置的特征在于，所述特定编码被设定成包括开始位的第一反向比特流的长度与之后的第二反向比特流的长度为特定的比，所述反向间隔测量部将所述第一反向比特流以及所述第二反向比特流确定为所述特定的比的反向比特的流，算出确定的所述第一反向比特流以及所述第二比特流的所述时钟信号的计数值并测量所述反向比特的间隔。通过这样构成，能够容易地从串行通信的接收数据检测特定编码。

本发明的电子设备装置的特征在于，所述电子设备装置是读卡器，所述读卡器接收来自所述上级装置的所述指令，对读取或写入的卡片状介质实行与所述指令对应的特定的处理。通过如此构成，能够安全地进行特定的处理。

本发明的电子设备装置的特征在于，所述反向间隔测量部每当从所述上级装置接收所述指令，就测量所述反向比特的间隔。通过如此构成，即使从上一次接收指令经过时间，时钟等发生变动，也能够可靠地调整速度且接收指令。

一种串行通信速度调整方法，其通过电子设备装置实行，所述电子设备装置与上级装置连接为能够串行通信，通过所述串行通信从所述上级装置接收指令，实行与所述指令对应的处理，其特征在于，通过内置的时钟生成部生成的时钟信号测量与包含于所述指令的特定编码对应的反向比特的间隔，以与测量得到的反向比特的间隔对应的方式调整与所述上级装置的通信速度。通过如此构成，即使不使用用了晶振等的精度较高的时钟信号也能够在与上级装置之间可靠地串行通信。

根据本发明，能够提供一种通过以内置的时钟信号测量串行通信的与包含于指令的特定编码对应的反向比特的间隔，即使不使用用了晶振等的精度较高的时钟信号也能够在与上级装置之间可靠地串行通信的电子设备装置以及串行通信速度调整方法。

附图说明

图1是本发明的实施方式所涉及的卡控制系统的系统结构图。

图2是图1所示的读卡器实行的指令接收实行处理的流程图。

图3是图2所示的反向间隔测量处理的概念图。

图4是图2所示的反向间隔测量处理的概念图。

(符号说明)

1读卡器；

2上级装置；

3卡片状介质；

10控制部；

20主存储部；

30辅助存储部；

40卡读写部；

100时钟生成部；

110反向间隔测量部；

120通信速度调整部；

130DMA部；

140指令解析实行部；

200DMA缓冲器；

210指令数据缓冲器；

310波特率设定数据；

500DMA数据；

510指令数据；

X卡控制系统。

具体实施方式

<实施方式>

[卡控制系统X的结构]

参照图1对本发明的实施方式所涉及的卡控制系统X的结构进行说明。本实施方式中的卡控制系统X是ATM、入室管理系统、库存管理系统以及输入/输出车管理系统等(以下称作“ATM等”)利用卡片状介质3的系统。本实施方式中的卡控制系统X包括读卡器1、上级装置2以及卡片状介质3。

读卡器1是内置于ATM等的读卡器装置。读卡器1例如以能够以起停同步方式通过半双工通信方式的串行通信收发的方式与上级装置2连接。由此，若卡片状介质3被插入读卡器1，则读卡器1通过串行通信从上级装置2接收指令，对卡片状介质3进行与该指令对应的特定的处理。

上级装置2是ATM等的主体。上级装置2控制读卡器1的供电。并且，上级装置2通过串行通信对读卡器1发送各种指令，并接收该指令的实行结果。

卡片状介质3是磁卡、IC卡或RFID(射频识别)卡等非临时的记录介质。卡片状介质3记录有信用卡、充值卡或现金卡等的示出金钱的价值的价值信息、ID(身份)编码这样的固有信息等。

并且，读卡器1包括控制部10、主存储部20、辅助存储部30以及卡读写部40。

控制部10是CPU(中央处理器)、MPU(微处理单元)、DSP(数字信号处理器)、ASIC(特定用途集成电路)等控制运算单元。如后所述，控制部10内置时钟生成电路，能使用生成的时钟在与上级装置2之间通信。

主存储部20是DRAM(动态随机存储器)、SRAM(静态存储器)或MRAM(磁阻随机存储器)等记录介质。如后所述，在主存储部20确保各种缓冲器，且将数据存储于该缓冲器。

辅助存储部30是ROM(只读存储器)、U盘(闪存)等非易失性记录介质。在辅助存储部30保存有读卡器1的固件等的控制程序和各种数据等。

卡读写部40具有用于对卡片状介质3进行读取或写入的磁头、电磁感应线圈、IC连接接口和RFID用天线、用于插入或吐出卡片状介质3的驱动机构和传感器以及用于显示状态的LED(发光二极管)和液晶等显示部。卡读写部40也可以包括用于进行读卡器1的初期设定和各种指示的插卡开关、跨接销以及开关等输入部。

另外，控制部10、主存储部20以及辅助存储部30也可以是一体构成的微机(单片机)等。

更详细地说，控制部10包括时钟生成部100、反向间隔测量部110、通信速度调整部120、DMA部130(直接内存存取)以及指令解析实行部140。并且，主存储部20确保DMA缓冲器200(缓存)以及指令数据缓冲器210的区域。并且，辅助存储部30存储波特率设定数据310。

时钟生成部100在保存接收的数据的时机生成必要的时钟信号。由于时钟生成部100由片上振荡器等振荡电路构成，因此不必连接外部的晶振等。并且，从时钟生成部100生成的时钟信号在必要的时机以特定的比例被分频于各部分。并且，通过时钟生成部100生成的时钟信号的速度由于控制部10的温度和供给的电压等从既定的速度以特定的幅度变动也无妨。并且，时钟生成部100能够对控制部10的各种控制提供必要的时钟信号。并且，通过由时钟生成部100生成的时钟信号，也能够设定各种时机测试用软件计时器等。

反向间隔测量部110通过由时钟生成部100生成的时钟信号测量与包含于指令的特定编码对应的反向比特的间隔(以下称作“反向间隔”)。在此，在本实施方式中，对于串行通信的接收信号，以下将H(高)电平即“1”的比特称作“非反向比特”，将L(低)电平即“0”的比特称作“反向比特”。并且，以下，反向间隔是与相当于来自上级装置2的串行通信的接收数据的1位的调制周期对应的由时钟生成部100生成的时钟信号的计数值。具体地说，反向间隔测量部110从存储于主存储部20的DMA缓冲器200的DMA数据500的比特流检索与特定编码对应的反向比特的比特流。反向间隔测量部110算出该反向比特的比特流的长度即时钟信号的计数值，使用该计数值求出反向间隔。

更具体地说，反向间隔测量部110确定与特定编码对应的第一反向比特流以及第二反向比特流，对于确定的第一反向比特流以及第二反向比特流算出时钟信号的计数值并测量反向间隔。在此，在本实施方式中，特定编码是指令的文本开始用符号。该文本开始用符号包括第一反向比特流的长度与之后的第二反向比特流的长度为特定的比的比特流，其中，第一反向比特流包括开始位。因此，反向间隔测量部110从保存于DMA缓冲器200的DMA数据500检索连续的反向比特的长度是该特定的比的比特流作为特定编码，算出检索出的特定编码的第一反向比特流以及第二反向比特流的时钟信号的计数值，并测量反向间隔。在本实施方式中，反向间隔测量部110以特定编码的1位的1时钟信号为单位，算出反向间隔。

并且，反向间隔测量部110每当从上级装置2接收指令，就检测反向间隔。反向间隔测量部110例如在通过上级装置2向读卡器1供给电源之后不久接收指令时，在从待机状态复位时接收指令时等，每次测量反向间隔。

通信速度调整部120为了使从读卡器1向上级装置2的通信速度与上级装置2的通信速度一致，根据通过反向间隔测量部110测量出的反向间隔，调整从读卡器1向上级装置2的通信波特率(通信速度)。具体地说，通信速度调整部120将通过反向间隔测量部110算出的反向间隔作为与波特率对应的值，并保存于辅助存储部30的波特率设定数据310。该被保存的与波特率对应的时钟信号的计数值成为与反向间隔对应地调整了通信速度的值。

DMA部130是进行DMA的控制的内置的DMA控制器。DMA部130通过来自上级装置2的转送开始信号使用DMA功能接收串行信号的接收线(RxD)的周期数据，将接收的数据直接作为DMA数据500保存于专用的DMA缓冲器200。另外，控制部10也可以是如后所述的不具有DMA部130的结构。并且，也可以与控制部10不同，是另外具有DMA控制器的结构。

指令解析实行部140解析指令，实行与解析的指令对应的特定的处理。指令解析实行部140以通过通信速度调整部120调整后的速度从DMA缓冲器200的DMA数据500解析指令。该指令是包括初期化读卡器1、取得和显示状态(状态信息)、插入和吐出卡片状介质3、对卡片状介质3进行数据读取和数据写入以及更新固件等特定处理的指令的数据。并且，指令数据510也可以包括读卡器1的固件的程序和数据等。指令解析实行部140通过串行信号的发送线(TxD)将指令的实行结果发送至上级装置2。

DMA缓冲器200是保存从DMA部130接收的DMA数据500的专用缓冲器。该DMA数据500是以基于时钟生成部100生成的时钟信号的采样速度进行采样而得到的比特流。并且，该DMA数据500的采样速度是用于调整串行通信的波特率的必要的速度，例如是能够与上级装置2通信的串行通信的规定波特率的数倍以上的速度。另外，DMA数据500也可以是利用由时钟信号作成的实时计时器以特定的周期取得的比特流。

指令数据缓冲器210是用于保存从DMA数据500解析得到的指令数据510的缓冲器。指令数据510是使用与设定于波特率设定数据310的波特率对应的值即时钟信号的计数值作为采样间隔而从通过指令解析实行部140保存于DMA缓冲器200的DMA数据500读出的数据。

波特率设定数据310是与串行通信的波特率相关的数据。波特率设定数据310包括与上级装置2的波特率对应而算出的时钟信号的计数值。该时钟信号的计数值是与通过RS-232C等串行通信规定的波特率对应的值，或是与反向间隔对应而调整通信速度后的值，或是下次接收指令时的校正值等。

并且，波特率设定数据310包括电源接通之后不久接收到从上级装置2发送来的最初的指令(以下称作“初次指令”)时的波特率的默认值。例如，该波特率的默认值通过固件而设定或通过读取输入部的插卡开关与跨接销的组合等而设定。该波特率的默认值作为工厂发货时的初期值例如设定为9600bps-115.2Kbps这样的以RS-232C规定的特定值。

另外，反向间隔测量部110、通信速度调整部120以及指令解析实行部140对于辅助存储部30，通过将存储的控制程序(省略图示)展开于主存储部20且由控制部10实行该控制程序，能够实现各部分的功能。并且，其他各部分以电路的硬件形式实现。

(读卡器1的指令接收实行处理)

下面，通过图2-图4，说明本发明的实施方式所涉及的指令实行处理。在本实施方式的指令接收实行处理中，开始从上级装置2接收指令，调整串行通信的速度，校正波特率并反馈指令的实行结果。在此，如上所述，通过串行发送/接收连接上级装置2与读卡器1。读卡器1从上级装置2发送的接收信号测量反向间隔，将读卡器1自身对上级装置2发送数据时的波特率设定为与上级装置2相同。并且，每当从上级装置2接收串行通信的指令，就实行该校正。之后，读卡器1开始与接收的指令对应的特定的处理，进行通信速度的最终校正，将指令的实行结果反馈给上级装置2。

本实施方式的指令接收实行处理主要通过控制部10使存储于存储介质的控制程序(省略图示)与各部分共同工作，并使用硬件资源而实行。由此，能够实现本实施方式的串行通信速度调整方法以及串行通信速度调整程序的处理。以下，通过图2的流程图分步骤说明本实施方式的指令接收实行处理的细节。

(步骤S101)

首先，DMA部130进行串行通信开始处理。若通过上级装置2以串行通信方式向DMA部130发送数据，则DMA部130使用DMA功能将RxD信号的反向间隔作为DMA数据500保存于DMA缓冲器200。

(步骤S102)

之后，指令解析实行部140判断被解析的指令数据510是否具有整合性。

首先，指令解析实行部140将该DMA缓冲器200的DMA数据500变换为指令，保存于指令数据缓冲器210。指令解析实行部140此时从辅助存储部30读取波特率设定数据310。指令解析实行部140将设定于波特率设定数据310的时钟信号的计数值作为采样间隔读取DMA数据500，变换为指令数据510。此时，在电源接通之后不久初次接收指令时，算出与特定的默认值对应的值作为时钟信号的计数值而使用。并且，在第二次之后，指令解析实行部140将在后述的步骤S110中设置于波特率设定数据310的值作为计数值使用。即，在第二次之后，指令解析实行部140将接收到上一指令时被校正的值、后述的“下次接收指令时的校正值”作为计数值。

此外，对于保存于指令数据缓冲器210的指令数据510，指令解析实行部140通过奇偶校验、电文中断校验、CRC(循环冗余校验)等检查数据的整合性。指令解析实行部140在指令数据510具有整合性的情况下判断为“是”。指令解析实行部140在这以外的情况下判断为“否”。在“是”的情况下，指令解析实行部140将处理进行至步骤S108。在“否”的情况下，指令解析实行部140将处理进行至步骤S103。

(步骤S103)

在指令数据510不具有整合性的情况下，指令解析实行部140判断是否为初次指令。在被解析的指令数据510是初次指令的情况下，指令解析实行部140判断为“是”。在这以外的情况下，即在是第二次之后的指令的情况下，指令解析实行部140判断为“否”。在“是”的情况下，指令解析实行部140将处理进行至步骤S104。在“否”的情况下，指令解析实行部140将处理进行至步骤S107。

(步骤S104)

在是初次指令的情况下，反向间隔测量部110进行反向间隔测量处理。反向间隔测量部110从保存于DMA缓冲器200的DMA数据500测量对应于特定编码的反向间隔。

图3(a)示出例如使用指令的文本开始符号即“STX”的编码即“0xF2”的比特流作为该特定编码的例子。串行通信的数据以1位的开始位、8位的数据位、1位的停止位、1位的奇偶校验位作为单位，以合计10位为单位传送。此时，开始位一定是“0”，停止位一定是“1”。并且，数据位即“B0-B7”从最低有效位(LSB)向最高有效位(MSB)按顺序传送。

因此，在特定编码是“0xF2”的情况下，发送第一反向比特流即“00”、非反向比特流“1”、之后的第二反向比特流即“00”、之后的非反向比特流“1111”、停止位的“1”，最后发送奇偶校验位。因此，在这个例子的情况下，第一反向比特流的长度T0与之后的第二反向比特流的长度T2相等，即成为1:1的特定的比。

图3(b)是保存于DMA缓冲器200的DMA数据500中T0：T2＝1:1的数据的例子。反向间隔测量部110如此检索T0：T1＝1：1处的比特流，确定为第一反向比特流和第二反向比特流。反向间隔测量部110从确定的第一反向比特流和第二反向比特流算出特定编码的1位的时钟信号的计数值即反向间隔。在图3(b)的例子的情况下，反向间隔测量部110根据反向间隔＝(T0的长度+T2的长度)/4算出反向间隔。在该例子中，由于T0的长度＝6、T2的长度＝6，因此算出反向间隔＝3(周期)。

另外，反向间隔测量部110在算出反向间隔时也可以使用T1的长度。此时，反向间隔测量部110能够以反向间隔＝(T0的长度×2+T1的长度×2)/5这样的算式算出反向间隔。并且，保存于DMA缓冲器200的DMA数据500实际上也可细致地采样以使误差变少。

(步骤S105)

之后，通信速度调整部120进行通信速度调整处理。通信速度调整部120以与通过反向间隔测量部110测量得到的反向间隔对应的方式调整与上级装置2的通信速度。具体地说，通信速度调整部120将测量得到的反向间隔保存于辅助存储部30的波特率设定数据310。由此，能够调整与上级装置2的通信速度。在上述的图3(b)的例子中，由于反向间隔是3(周期)，因此通信速度调整部120将其作为调整了通信速度后的值设定于波特率设定数据310。

通过如此构成，通信速度调整部120没有必要设定9600bps、38400bps、115200bps这样的固定值的波特率。并且，即使时钟信号的速度由于温度变动等发生变动，也能够保持与上级装置2相同的波特率，且能够维持能够进行串行通信的状态。

(步骤S106)

之后，指令解析实行部140判断能否进行数据解调。指令解析实行部140以调整后的通信速度从保存于DMA缓冲器200的DMA数据500试着向指令数据510解调。即，指令解析实行部140以设定于波特率设定数据310的时钟信号的计数值的间隔对保存于DMA缓冲器200的DMA数据500进行重新采样，再次变换为指令数据510。

指令解析实行部140与上述的步骤S102同样对变换的指令数据510检查整合性。在上述的图3(b)的例子中，指令解析实行部140以3(周期)读取DMA数据500，检查变换为指令数据510的情况下的整合性。指令解析实行部140在具有整合性的情况下，判断为“是”。指令解析实行部140在不具有整合性的情况下判断为“否”。在“是”的情况下，指令解析实行部140将处理进行至S108。在“否”的情况下，由于不能解调，因此指令解析实行部140将处理返回至步骤S101，等待从上级装置2再次发送指令。

(步骤S107)

在是第二次之后的指令的情况下，指令解析实行部140进行NAK响应处理。在不是自读卡器1的电源供给或待机状态起的初次指令而是第二次之后的指令的情况下，有可能发生设备的故障、噪声的混入以及不正当操作等引起的通信错误。因此，指令解析实行部140将否定响应符号“NAK”的编码即“0x15”等通过发送线的TxD反馈给上级装置2。之后，指令解析实行部140将处理返回至步骤S101。

(步骤S108)

在此，在指令数据510具有整合性的情况下，指令解析实行部140进行ACK响应处理。根据图4，读卡器1的指令解析实行部140将肯定响应符号“ACK”的编码即“0x06”等通过TxD反馈给上级装置2。

(步骤S109)

之后，指令解析实行部140进行指令对应处理。指令解析实行部140解释保存于指令数据缓冲器210的指令数据510，开始实行与指令对应的特定的处理。例如，指令解析实行部140对卡读写部40进行插入、吐出、读取或写入卡片状介质3等指示。并且，指令解析实行部140实行读取读卡器1自身的状态或处理固件更新等。

(步骤S110)

之后，指令解析实行部140进行通信速度校正处理。指令解析实行部140根据接收指令时通过DMA部130存储的保存于DMA缓冲器200的DMA数据500校正通信速度。指令解析实行部140以指令数据510的全位数分割与作为指令数据510解释的所有DMA数据500对应的时钟信号的计数值(长度)，算出与指令数据510的1位对应的时钟信号的计数值。即，指令解析实行部140从与指令数据510整体相当的DMA数据500算出与串行通信的1位的调制周期相当的时钟信号的计数值。指令解析实行部140将该算出的值作为下次接收指令时的校正值设定于波特率设定数据310。

如此构成，先通过反向间隔调整通信速度，之后解析指令并进一步校正，藉此，能够更高精度地调整与上级装置2之间的通信速度。由此，在热量等变动较少的时间从上级装置2向控制部10发送下一次的指令时，能够提高更易于解析的可能性。因此，能够期待减少直至实行对应于指令的特定处理的等待时间等。

(步骤S111)

之后，指令解析实行部140进行指令结果响应处理。根据图4，指令解析实行部140在指令的实行结束后，通过以上述算出的平均值被校正的波特率将指令的实行结果的响应(回答)向上级装置2发送。

与此相对，上级装置2将ACK的响应反馈给读卡器1。之后，指令解析实行部140将处理返回至步骤S101，成为待机状态，直至从上级装置2再次发送指令。另外，在读卡器1的待机状态持续时间比特定的时间长的情况下，上级装置2也可以停止向读卡器1供电。至此结束本发明的实施方式所涉及的指令接收实行处理的说明。

(本实施方式的主要效果)

通过以上的结构，能够得到以下的效果。本发明的实施方式所涉及的读卡器1是一种电子设备装置，所述读卡器1通过串行通信与上级装置2连接，通过串行通信从上级装置接收指令，实行与该指令对应的处理，其特征在于，所述读卡器1具有在保存通过串行通信接收的数据的时机生成必要的时钟信号的时钟生成部100，以通过时钟生成部100生成的时钟信号对与包含于指令的特定编码对应的反向间隔进行测量的反向间隔测量部110，以及以与通过反向间隔测量部110测量得到的反向间隔对应的方式调整与上级装置的通信速度的通信速度调整部120。

即，本实施方式的读卡器1通过读卡器1自身的控制部10的时钟信号从来自上级装置2的串行信号线(RxD信号)的接收数据算出与波特率对应的值。通过这样的结构，即使由于控制部10的温度变化等使读卡器1的控制部10的时钟信号发生变动，也能够可靠地在与上级装置2之间进行串行通信。其结果是，在读卡器1以及上级装置2中，能够在电路结构上不使用产生精度较高的时钟信号的包括外部晶振的电路。并且，也能够使用与包括外部晶振的电路相比内置时钟精度不高的廉价的控制部10。

并且，读卡器1不必以规定的波特率通信，能够根据来自上级装置2的DMA数据500设定波特率来通信。即，能够实现能根据来自上级装置2的DMA数据500来设定读卡器1的串行通信的波特率的结构。由此，即使是上级装置2不使用RS-232C规格等的规定的波特率，或波特率在每当发送指令时发生变更的结构，也能够可靠地进行串行通信。

并且，外部连接的晶振有成本高的问题。本实施方式的读卡器1由于不使用外部连接的晶振，因此能够降低制造成本。

另外，读卡器1通常内置于上级装置2中，对涉及金钱的价值的卡片状介质3进行处理。因此，通过在与上级装置2的串行通信中调整速度的基础上实行与上级装置2的处理，能够不易解读读卡器1与上级装置2之间的数据通信。因此，作为结果，能够减少对卡片状介质3的卡片信息的侧录或破解等的可能性，提高安全性。

并且，本发明的实施方式所涉及的读卡器1的特征在于，其具有通过DMA(直接内存存取)保存串行通信的指令的缓冲器，反向间隔测量部110从保存于DMA缓冲器200的DMA数据500的比特流测量与特定编码对应的反向间隔。

通过如此构成，即使在上级装置2以115200bps等高速的波特率发送的情况下，也能够不使控制部10承载负荷地高速传送数据，可靠地取得串行通信的DMA数据500。并且，能够不限制控制部10动作的时钟的速度，对通信速度进行调整。并且，与控制部10直接取得DMA数据500相比，由于采样DMA数据500时的误差变少，因此能够更可靠地算出时钟信号的周期，能够高精度地调整和校正速度。

并且，本发明的实施方式所涉及的读卡器1的特征在于，特定编码被设定成使包括开始位的第一反向比特流的长度与之后的第二反向比特流的长度为特定的比，反向间隔测量部110确定第一反向比特流以及第二反向比特流作为特定的比的反向比特的流，算出所确定的第一反向比特流以及第二反向比特流的时钟信号的计数值并测量反向间隔。通过这样构成，能够容易地从串行通信的DMA数据500检测出特定编码，能够可靠地测量反向间隔，调整通信速度。

并且，本发明的实施方式所涉及的读卡器1的特征在于，从上级装置2接收指令，对读取或写入的卡片状介质3实行与指令对应的特定的处理。通过如此构成，读卡器1能够可靠地接收来自上级装置2的指令，能够可靠地进行对卡片状介质3的特定的处理。

并且，本实施方式所涉及的读卡器1的特征在于，反向间隔测量部110每当从上级装置2接收指令，就测量反向间隔。通过这样构成，由于每当接收指令时就调整速度，因此即使从上一次接收指令经过时间，控制部10的时钟等发生变动，也能够可靠地从上级装置2接收指令数据510。卡片状介质3被插入读卡器1实行特定的处理，直至下一次卡片状介质3被插入，通常要经过数分钟-数小时的时间。因此，通过每次测量反向间隔，能够可靠地调整通信速度。

[其他实施方式]

另外，在上述的实施方式中，说明了以下情况：在卡控制系统X中，通过与上级装置2之间的数据接收，在读卡器1与上级装置2之间调整串行通信的波特率。但是，读卡器1也可以用于以下用途：生成使用了控制部10的时钟生成部100的时钟信号的软件计时器，定期监视传感器状态和控制LED闪烁等。因此，在已经设定来自上级装置2的通信速度的情况下，能够根据调整后的波特率设定数据310来校正软件计时器的时间。由此，即使控制部10的时钟信号发生变动等，也能够校正软件计时器的时间，能够使监视传感器状态和控制LED闪烁等动作可靠。

并且，在上述的实施方式中，说明了以下的例子：使用内置于控制部10的DMA部130的功能从上级装置2通向读卡器1的串行信号线(RxD)取得DMA数据500。但是，例如，即便使用时钟速度为25MHz左右的控制部10，只要是波特率为38400bps左右的速度，也完全能够不使用该DMA以PIO(程序I/O)取得DMA数据500。因此，例如，只要是波特率的上限直至38400bps的通信规格的读卡器1，就可以不使用DMA功能进行波特率的自动校正。由此，能够使用没有DMA功能的控制部10，消减成本。

并且，在上述的实施方式中，将与指令数据510的1位对应的时钟信号的计数值作为用于调整通信速度的反向间隔算出而使用。但是，也能够不直接使用时钟信号的计数值进行波特率的设定。例如，也可以从时钟信号的计数值算出规定的波特率和从该规定的波特率的偏差，并将其用于调整与上级装置2的通信速度。

此时，通信速度调整部120选择与9600bps、38400bps、115200bps这样的RS-232C的串行通信的固定值的波特率最接近的值，将与其“偏差”的值作为补偿值算出。例如，在DMA数据500的采样的既定的位速率(bps)是338kbps，在1位的反向间隔的时钟信号的计数值是“3”的情况下，由于反向间隔的时间大约是8.68μs，因此算出波特率是115200bps。通信速度调整部120将选择的波特率和补偿值保存于主存储部20，使用其调整与上级装置2的通信速度。

通过这样构成，能够容易地算出与设定于上级装置2和读卡器1的波特率之间的偏差。因此，易于进行上述的软件计时器的设定和其他各部分的时机调整。

并且，在上述的实施方式中，说明了卡控制系统X进行串行通信的速度调整的例子。与此相对，只要是实行与上级装置2的串行通信的电子设备，就能够与本实施方式的速度调整方法同样地进行速度调整。并且，也能够适用于使用RS-232C以外的特定编码的串行通信。通过这样构成，能够消减各种电子设备的串行通信的调整所花的处理时间和成本。

并且，在上述的实施方式中，记载了使用第一反向比特流与之后的第二反向比特流的长度是1:1的特定编码的例子。但是，也可以使用两者的长度是1：n(任意倍)的特定编码作为特定编码。并且，也可以使用形成特定图案的数据作为特定编码，并检测该图案。通过这样构成，能够根据串行通信的信号的特性可靠地调整通信时间。

另外，上述实施方式的结构以及动作的例子，只要不脱离本发明的主旨能够进行适当地变更。

Claims (6)

1.一种电子设备装置，其与上级装置连接为能够串行通信，通过所述串行通信接收来自所述上级装置的指令，实行与所述指令对应的处理，其特征在于，所述电子设备装置包括：

时钟生成部，所述时钟生成部在保存通过所述串行通信接收的数据的时机生成必要的时钟信号；

反向间隔测量部，所述反向间隔测量部通过所述时钟生成部生成的所述时钟信号测量与包含于所述指令的特定编码对应的反向比特的间隔；以及

通信速度调整部，所述通信速度调整部以与通过所述反向间隔测量部测量得到的反向比特的间隔对应的方式调整与所述上级装置的通信速度。

2.根据权利要求1所述的电子设备装置，其特征在于，

所述电子设备装置具有缓冲器，所述缓冲器通过直接内存存取保存通过所述串行通信接收的数据，

所述反向间隔测量部从保存于所述缓冲器的数据的比特流测量与所述特定编码对应的反向比特的间隔。

3.根据权利要求1或2所述的电子设备装置，其特征在于，

所述特定编码被设定成包括开始位的第一反向比特流的长度与之后的第二反向比特流的长度为特定的比，

所述反向间隔测量部将所述第一反向比特流以及所述第二反向比特流确定为所述特定的比的反向比特的流，算出确定的所述第一反向比特流以及所述第二反向比特流的所述时钟信号的计数值并测量所述反向比特的间隔。

4.根据权利要求1至3中任一项所述的电子设备装置，其特征在于，

所述电子设备装置是读卡器，所述读卡器接收来自所述上级装置的所述指令，对读取或写入的卡片状介质实行与所述指令对应的特定的处理。

5.根据权利要求4所述的电子设备装置，其特征在于，

所述反向间隔测量部每当从所述上级装置接收所述指令，就测量所述反向比特的间隔。

6.一种串行通信速度调整方法，其通过电子设备装置实行，所述电子设备装置与上级装置连接为能够串行通信，通过所述串行通信从所述上级装置接收指令，实行与所述指令对应的处理，其特征在于，

通过内置的时钟生成部生成的时钟信号测量与包含于所述指令的特定编码对应的反向比特的间隔，

以与测量得到的反向比特的间隔对应的方式调整与所述上级装置的通信速度。