CN101740408B - 开窗型半导体封装件的制法 - Google Patents

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Abstract

一种开窗型半导体封装件及其制法，主要是在具有第一表面及第二表面的介电载板开设一第一开口，且在该第一开口的两侧开设第一导电通孔及第二导电通孔，以在该介电载板的第一表面形成用以电性连接该第一导电通孔及该第二导电通孔中导电材料的导电迹线层，使芯片接置于该导电迹线层上，且该芯片的芯片垫外露于该第一开口，以利用多条焊线将该芯片的芯片垫通过该第一开口电性连接该介电载板的第二表面的第一导电通孔的导电材料，且在该介电载板的第二表面的第二导电通孔的导电材料上植接焊球。

Description

开窗型半导体封装件的制法
技术领域
本发明涉及一种半导体封装件及其制法，特别是涉及一种开窗型半导体封装件及其制法。 
背景技术
开窗型球栅阵列(Window Ball Grid Array)半导体封装件是在所使用的基板开设至少一贯穿该基板的通孔，以供芯片以覆盖该通孔的方式接置于该基板的一表面上，并利用穿过该通孔中的焊线电性连接该芯片与基板，且在基板的另一相对表面上植设多个焊球，从而使芯片与外界电子元件连接，因此，即可由此设计而令中央焊垫型(Central-Pad Type)芯片缩短其焊线长度，以降低电讯传输阻抗，进而可提升其电性及降低整体封装件的厚度。 
例如第5777391号、第6218731号、第6326700号、第6265768号、第6667560号、第6847104号、第6870274号、第6822337号、第7199453号、与第7274107号等美国专利，均是提出开窗型球栅阵列封装件的相关结构与制法，以解决现有封装件的电性或尺寸限制。如图1所示，为现有开窗型球栅阵列半导体封装件1，其包括提供一具有一下表面101的基板10，该基板10还开设有一贯穿该基板10的开口102，以将一芯片12以面朝下方式接置于该基板10上并覆盖住开口102，使该芯片12的作用表面上的焊垫121外露于该开口102，从而以焊线13分别焊接该芯片12的焊垫121与该基板10的下表面101，而电性连接该芯片12与基板10。接着，在该基板10的下表面101上形成一第一封装胶体14，用以包覆该焊线13并填充基板10的开口102，且还形成一第二封装胶体15以包覆住芯片12。最后，植接多个焊球16于基板10的下表面101上，以作为半导体封装件1的输出/输入(Input/Output，I/O)端，以使芯片12通过电性连接至外界装置如印刷电路板(Printted Circuit Board)。 
此一开窗型球栅阵列封装件虽通过在基板开设有至少一贯穿基板的开口，使芯片以覆盖该开口的方式接置于基板上，并利用形成于该开口中的焊线电性连接至该基板，得以缩短焊线长度，因而有效增进芯片与基板间的电性传递及性能。但是，此种封装结构需以基板为基础，以将芯片通过粘着剂粘着于该基板上，在封装件制作过程中，稍一不慎即可能损及基板及芯片功能，且因基板及芯片价格均高，任一者的受损即会导致封装成本的提高。 
为解决上述问题，业界遂提出一种无须使用基座的半导体封装件，如图2所示，包括介电(Dielectric)材料层20，在其预定部位开设有多个贯穿介电材料层20的开口200，敷设于各该介电材料层20的开口200中的焊料(Solder)21，形成于该介电材料层20及焊料21上的第一薄铜层22，以及敷设于该第一薄铜层22上以供形成导电迹线层230的第二铜层23，其中，该导电迹线层230具有一终端231，该导电迹线层230的终端231上敷设有金属层241，从而使芯片25接置于该导电迹线层230上，并通过多个导电元件26电性连接该芯片25及该终端231，再以封装胶体27包覆该芯片25及导电迹线层230，而使该介电材料层20及焊料21外露出该封装胶体27。 
此种封装件无需使用基座(如预制的导线架、基板等)作为芯片承载件，可降低半导体封装件的制造成本，同时，使导电迹线层得因应芯片的集成化程度或其上焊垫分布情况弹性地布设并能深入与芯片焊连的焊线的布设区域，以有效缩短用以将芯片电性连接至导电迹线层的终端的焊线弧长，而减少芯片与导电迹线层间的电性连接路径，但是上述封装件的制法并无法应用于具有中央焊垫式(center-pad)动态随机存取记忆体(Dynamic Random Access Memory，DRAM)芯片的开窗型半导体封装件中。 
因此，如何提出一种开窗型半导体封装件及其制法以克服现有技术的种种缺陷，实已成为目前急待克服的难题。 
发明内容
鉴于上述现有技术的种种缺点，本发明的主要目的是提供一种无需使用基板的开窗型半导体封装件及其制法。
为达到上述及其他目的，本发明提供一种开窗型半导体封装件的制法，包括提供一具有第一表面及相对的第二表面的介电载板，且在该介电载板形成有贯穿该第一表面、第二表面的一第一开口，并在该第一开口两侧形成多个第一导电通孔及多个第二导电通孔，在该第一导电通孔及第二导电通孔形成导电材料，其中，在该介电载板的第一表面形成多个导电迹线层，并使该导电迹线层电性连接该第一导电通孔及第二导电通孔的导电材料；将具有作用表面的芯片通过胶粘层接置于该第一表面的导电迹线层上，使该芯片的作用表面上的芯片垫外露于该第一开口中，并利用多条焊线通过该第一开口以电性连接该芯片的芯片垫及该介电载板的第二表面的第一导电通孔的导电材料；将多个焊球植接于该介电载板的第二表面的第二导电通孔的导电材料上；以及在该介电载板的第一表面上形成封装胶体以包覆该芯片，并使该封装胶体填充于该第一开口中以包覆该焊线。 
其中，该介电载板的制法的步骤包括：提供金属底板；在该金属底板上形成介电层，并在该介电层形成外露出部分金属底板的该第一开口、该第一导电通孔以及该第二导电通孔；在该第一导电通孔与该第二导电通孔中电镀形成导电材料；在该介电层表面上形成第一金属层；在该第一金属层上形成阻层，并形成外露部分第一金属层的第二开口；在该第二开口中电镀形成第二金属层；移除该阻层及该阻层覆盖的部分第一金属层，以在该介电层表面上形成用以电性连接该第一导电通孔与该第二导电通孔中的导电材料的导电迹线层；以及移除该金属底板。 
另，该介电载板的制法的步骤包括：提供金属底板；在该金属底板上形成介电层，并在该介电层形成外露出部分金属底板的该第一导电通孔以及该第二导电通孔；在该第一导电通孔与该第二导电通孔中电镀形成导电材料；在该介电层表面上形成第一金属层；在该第一金属层上形成阻层，并形成外露部分第一金属层的第二开口；在该第二开口中电镀形成第二金属层；移除该阻层及该阻层覆盖的部分第一金属层，以在该介电层表面上形成用以电性连接该第一导电通孔与该第二导电通孔中的导电材料的导电迹线层；移除该金属底板；以及在该介电载板的中央处形成贯穿该第一表面及该第二表面的第一开口。
又，该介电载板的制法的步骤包括：提供金属底板；在该金属底板上形成阻层，并形成外露部分金属底板的第三开口；在该第三开口中电镀导电迹线层，并移除该金属底板上的阻层；在该金属底板及该导电迹线层上形成介电层，并在该介电层形成外露出部分金属底板的第一开口、外露部分导电迹线层的第一导电通孔以及第二导电通孔；在该第一开口、该第一导电通孔与该第二导电通孔中电镀形成第一导电层，并在该第一开口的第一导电层上形成绝缘层；在该第一导电通孔与该第二导电通孔的第一导电层上形成第二导电层，藉以在该第一导电通孔与该第二导电通孔中形成导电材料；以及移除该绝缘层、该第一开口中的第一导电层及该金属底板。 
又，该介电载板的制法的步骤在包括：提供金属底板；在该金属底板上形成阻层，并形成外露部分金属底板的第三开口；在该第三开口中电镀导电迹线层，并移除该金属底板上的阻层；在该金属底板及该导电迹线层上形成介电层，并在该介电层形成外露出部分导电迹线层的第一导电通孔以及第二导电通孔；在该第一导电通孔与该第二导电通孔中电镀形成第一导电层；在该第一导电通孔与该第二导电通孔的第一导电层上形成第二导电层，藉以在该第一导电通孔与该第二导电通孔中形成导电材料；移除该金属底板；以及在该介电载板的中央处形成贯穿该第一表面及该第二表面的第一开口。 
通过前述制法，本发明还提供一种开窗型半导体封装件，包括介电载板，具有第一表面及相对的第二表面，该介电载板并开设有一贯穿该第一表面、第二表面的第一开口，且在该第一开口的两侧开设至少一第一导电通孔及至少一第二导电通孔；多个导电材料，用以填充于该第一导电通孔及第二导电通孔中；多个导电迹线层，设置于该介电载板的第一表面，以电性连接该第一导电通孔及该第二导电通孔中的导电材料；芯片，具有作用表面及相对的非作用表面，该芯片的作用表面通过一胶粘层接置于该的第一表面导电迹线层上，且该芯片的作用表面上的芯片垫外露于该第一开口中；多条焊线，形成于该第一开口中，用以电性连接该芯片的芯片垫及该第一导电通孔的导电材料；多个焊球，植接于该介电载板的第二表面的第二导电通孔的导电材料上；以及封装胶体，形成于该介电载板的第一表面上，用以包覆该芯 片，并形成于部分该介电载板的第二表面上以填充该第一开口及包覆该焊线。 
本发明的开窗型半导体封装件及其制法的优点在于无需使用基板作为芯片承载件，以降低半导体封装件的制造成本；同时，芯片直接接设于具第一开口及导电迹线层的介电载板上，使导电迹线层得因应芯片的集成化程度或其上焊指或焊垫分布情况弹性地布设于与芯片焊连的焊指的布设区域，以有效缩短焊线弧长，因而克服现有技术中因焊线过长而导致短路、焊线作业困难等缺点，从而能改善开窗型半导体封装件的电路布局性及电性连接品质。 
附图说明
图1为现有技术中开窗型球栅阵列半导体封装示意图； 
图2为现有技术中无须使用基座的半导体封装件示意图； 
图3A至图3K为本发明的开窗型半导体封装件的制法的第一实施例示意图； 
图3D’为图3D的导电材料的局部放大示意图； 
图4A至图4I为本发明的开窗型半导体封装件的制法的第二实施例示意图； 
图5A至图5I为本发明的开窗型半导体封装件的制法的第三实施例示意图； 
图6A至图6H为本发明的开窗型半导体封装件的制法的第四实施例示意图。 
主要元件符号说明： 
1       半导体封装件 
101     下表面 
10      基板 
102     开口 
12      芯片 
121     焊垫 
13      焊线 
14      第一封装胶体
15            第二封装胶体 
16            焊球 
20            介电材料层 
200           开口 
21            焊料 
22            第一薄铜层 
23            第二铜层 
230           导电迹线层 
231           终端 
241           金属层 
25            芯片 
26            导电元件 
27            封装胶体 
300           介电载板 
301           第一表面 
302           第二表面 
303           第一导电通孔 
304           第二导电通孔 
305           第一开口 
310           金属底板 
311           介电层 
320           导电材料 
321           第一导电层 
322           第二导电层 
331           第一金属层 
332           阻层 
333           第二开口 
334           第二金属层 
335           第三开口 
330           导电迹线层 
350           绝缘层
340       焊球 
400       芯片 
401       作用表面 
402       非作用表面 
410       芯片垫 
420       胶粘层 
430       焊线 
500       封装胶体 
具体实施方式
以下利用特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明也可利用其他不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。 
第一实施例
请参阅图3A至图3K所示，为本发明的开窗型半导体封装件的制法的第一实施例示意图，其中，图3C为图3B的剖面示意图以及图3G为图3F的剖面示意图。 
如图3A至图3C所示，提供一金属(例如为铜)底板310，以在该金属底板310上形成厚度为50至100微米(μm)的介电层311，并在该介电层311形成有外露出部分金属底板310的第一开口305，且在该第一开口305的两侧形成有外露出部分金属底板310的多个第一导电通孔303及第二导电通孔304。 
如图3D至图3E所示，在该第一导电通孔303及第二导电通孔304中填充有如金/镍/铜(Au/Ni/Cu)的导电材料320，其中，金的厚度约为0.1至0.3微米、镍的厚度约为1至5微米、铜的厚度约与所述通孔表面齐平(如图3D’所示)。接着，在该介电层311表面上形成第一金属层(例如薄铜)331，同时，该第一金属层331为连接该第一导电通孔303及第二导电通孔304的铜层。 
如图3F至图3G所示，在该第一金属层331表面上形成有一阻层 332，并在该阻层332开设一外露出该第一金属层331的第二开口333。 
如图3H至图3I所示，在该第二开口333中电镀形成厚度约3至5微米的第二金属层334，其材料可为铜、铜/镍(Cu/Ni)或金/镍/铜(Au/Ni/Cu)。接着，移除该阻层332及蚀刻移除该阻层332所覆盖的部分第一金属层331，通过该第一金属层331及第二金属层334以供在该介电层311表面上定义出用以电性连接该第一导电通孔303及第二导电通孔304的导电材料320的导电迹线层330。 
接着，移除该金属底板310，藉以形成一无核心(coreless)的介电载板300，该介电载板300具有第一表面301及相对的第二表面302，并使该介电载板300形成贯穿该第一表面301及第二表面302的第一开口305，而该第一开口305两侧则形成多个第一导电通孔303及多个第二导电通孔304，同时，在该介电载板300的第一表面301形成用以电性连接该第一导电通孔303及第二导电通孔304的导电材料320的多个导电迹线层330，该介电载板300的第二表面302上的第一导电通孔303及第二导电通孔304的导电材料320则分别定义为焊指部(bondfinger)和焊垫部(ball pad)(图中未标示)。 
如图3J至图3K所示，提供具有作用表面401及非作用表面402的芯片400，且该芯片400的作用表面401设有多个芯片垫410，该芯片400可为动态随机存取记忆体(Dynamic Random Access Memory，DRAM)芯片，将该芯片400的作用表面401通过一胶粘层(可为不导电胶)420接置于该第一表面301，或利用该胶粘层420接置于该第一表面301的导电迹线层330上，并使该芯片400的作用表面401上的芯片垫410外露于该介电载板300的第一开口305，并利用多条焊线430将该芯片400的芯片垫410通过该介电载板300的第一开口305电性连接该介电载板300的第二表面302的第一导电通孔303的导电材料320(即指焊指部)，也就是利用该焊线430将该芯片400的芯片垫410电性连接该介电载板300的第二表面302的焊指部。 
接着，在该介电载板300的第一表面301上形成封装胶体500以包覆该芯片400、导电迹线层330，同时，该封装胶体500也形成于部分该介电载板300的第二表面302上，使其填充于该介电载板300的第一开口305中以包覆该焊线430。接着，再在该介电载板300的第二 表面302的第二导电通孔304的导电材料320(焊垫部)上植接多个焊球340。 
通过前述制法，本发明还提供一种开窗型半导体封装件，包括介电载板300，多个导电材料320，多个导电迹线层330，芯片400，多条焊线430，以及封装胶体500。其中，该介电载板300具有第一表面301及相对的第二表面302，该介电载板300并开设一贯穿该第一表面301、第二表面302的第一开口305，且在该第一开口305的两侧开设至少一第一导电通孔303及至少一第二导电通孔304；该多个导电材料320用以填充于该第一导电通孔303及第二导电通孔304中；该多个导电迹线层330设置于该介电载板300的第一表面301，并电性连接该第一导电通孔303及该第二导电通孔304中的导电材料320；该芯片400具有作用表面401及相对的非作用表面402，该芯片400的作用表面401通过一胶粘层420接置于该导电迹线层330上，且该芯片400的作用表面401上的芯片垫410外露于该第一开口305；该多条焊线430形成于该第一开口305中，用以将该芯片400的芯片垫410电性连接该第一导电通孔303中的导电材料320；该多个焊球340植接于该介电载板300的第二表面302的第二导电通孔304中的导电材料320上；该封装胶体500形成于该介电载板300的第一表面301上，用以包覆该芯片400，并形成于部分该介电载板300的第二表面302上以填充该第一开口305及包覆所述焊线430。 
因此，本发明的开窗型半导体封装件及其制法的主要特征是在具有第一表面、第二表面及开设有一第一开口的介电载板，且在该第一开口的两侧开设第一导电通孔及第二导电通孔，并分别在该第一导电通孔及第二导电通孔中填充有导电材料(可分别定义为焊指部及焊垫部)，以在该介电载板的第一表面形成用以电性连接该第一导电通孔及该第二导电通孔中的导电材料的导电迹线层，使芯片接置于该第一表面的导电迹线层上，且该芯片的芯片垫外露于该第一开口，以利用多条焊线将该芯片的芯片垫通过该第一开口电性连接该介电载板的第二表面的第一导电通孔的导电材料，而该介电载板的第二表面的第二导电通孔的导电材料则植接焊球。 
上述开窗型半导体封装件的优点在于无需使用基板作为芯片承载 件，以降低半导体封装件的制造成本；同时，将芯片直接接设于具第一开口及导电迹线层的介电载板上，使导电迹线层得因应芯片的集成化程度或其上焊指或焊垫分布情况弹性地布设于与芯片焊连的焊指的布设区域，以有效缩短焊线弧长，因而克服现有技术中因焊线过长而导致短路、焊线作业困难等缺点，从而能改善开窗型半导体封装件的电路布局性及电性连接品质。 
第二实施例
请参阅图4A至图4I所示，为本发明的开窗型半导体封装件的制法的第二实施例示意图，其中，图4C为图4B的剖面示意图以及图4G为图4F的剖面示意图。另外，为简化附图及便于了解，对应与前述实施例相同或相似元件，是以相同编号表示。再者，本实施例的开窗型半导体封装件的制法与第一实施例大致相同，主要差异在于介电载板300可利用冲切或激光切割形成第一开口305。 
如图4A至图4C所示，提供一金属底板310，以在该金属底板310上形成厚度为50至100微米(μm)的介电层311，并在该介电层311形成部分金属底板310的多个第一导电通孔303及第二导电通孔304。 
如图4D至图4E所示，在该第一导电通孔303及第二导电通孔304中填充有如金/镍/铜的导电材料320。接着，在该介电层311表面上形成第一金属层331，且该第一金属层331连接该第一导电通孔303及第二导电通孔304中的导电材料320。 
如图4F至图4G所示，在该第一金属层331表面上形成有一阻层332，并在该阻层332开设一外露出该第一金属层331的第二开口333。 
如图4H至图4I所示，在该第二开口333中电镀形成厚度约3至5微米的第二金属层334，并移除该阻层332及蚀刻移除该阻层332所覆盖的部分第一金属层331，通过该第一金属层331及第二金属层334以供在该介电层311表面上定义出用以电性连接该第一导电通孔303及第二导电通孔304的导电材料320的导电迹线层330。 
接着，移除该金属底板310，再利用冲压机冲切或激光切割于该介电载板300的中央形成一第一开口305，藉以形成一无核心(coreless)的介电载板300。 
第三实施例
另请参阅图5A至图5I，为本发明的开窗型半导体封装件的制法的第三实施例示意图，其中，图5B为图5A的剖面示意图以及图5E为图5D的剖面示意图。另外，为简化附图及便于了解，对应与前述实施例相同或相似元件，是以相同编号表示。再者，本实施例的开窗型半导体封装件的制法与第一实施例大致相同，主要差异在于介电载板300的导电迹线层330埋设于该介电载板300中。 
如图5A至图5B所示，提供一金属底板(例如为铜)310，在该金属底板310上形成有一阻层332，并在该阻层332形成外露出部分金属底板310的多个第三开口335。 
如图5C至图5E所示，在该第三开口335中电镀形成导电迹线层(材料可为金/镍/铜)330，再移除该阻层332，以在该导电迹线层330及该金属底板310的表面上形成介电层311，同时，在该介电层311形成有外露出部分金属底板310的第一开口305，且在该第一开口305的两侧形成有外露出部分导电迹线层330的多个第一导电通孔303及第二导电通孔304。 
如图5F至图5G所示，在该第一开口305、所述第一导电通孔303及第二导电通孔304中电镀形成第一导电层(可为厚铜)321，并在该第一开口305上形成一用以覆盖该第一导电层321的绝缘层350。 
如图5H至图5I所示，在这些第一导电通孔303及第二导电通孔304的第一导电层321上电镀第二导电层(如金/镍)322，通过该第一导电层321及第二导电层322以于该第一导电通孔303及第二导电通孔304中形成导电材料320，再移除该绝缘层350及蚀刻移除设于该第一开口305中的第一导电层321及该金属底板310，藉以形成一无核心(coreless)的介电载板300，该介电载板300具有第一表面301及相对的第二表面302，使该介电载板300形成贯穿该第一表面301及第二表面302的第一开口305，且在该第一开口305两侧形成多个第一导电通孔303及多个第二导电通孔304，同时，该介电载板300的第二表面302上的第一导电通孔303及第二导电通孔304中分别形成导电材料320，以在该介电载板300的第一表面301内埋设用以电性连接该第一导电通孔303及第二导电通孔304中导电材料320的多个导电迹线层330。 
第四实施例
另请参阅图6A至图6H，为本发明的开窗型半导体封装件的制法的第四实施例示意图，其中，图6B为图6A的剖面示意图以及图6E为图6D的剖面示意图。另外，为简化附图及便于了解，对应与前述实施例相同或相似元件，是以相同编号表示。再者，本实施例的开窗型半导体封装件的制法与第三实施例大致相同，主要差异在于介电载板300可利用冲切或激光切割形成第一开口305。 
如图6A至图6B所示，提供一金属底板310，在该金属底板310上形成有一阻层332，并在该阻层332形成外露出部分金属底板310的多个第三开口335。 
如图6C至图6E所示，在该第三开口335中电镀形成导电迹线层330，再移除该阻层332以在该导电迹线层330及该金属底板310的表面上形成介电层311，并在该介电层311形成有外露出部分导电迹线层330的多个第一导电通孔303及第二导电通孔304。 
如图6F至6H所示，在这些第一导电通孔303及第二导电通孔304中电镀形成第一导电层321，再在这些第一导电通孔303及第二导电通孔304的第一导电层321上电镀第二导电层322，通过该第一导电层321及第二导电层322以于该第一导电通孔303及第二导电通孔304中形成导电材料320，再移除该金属底板310，同时，该介电载板300的中央处可利用冲压机冲切或激光切割形成一第一开口305，以形成一无核心(coreless)的介电载板300。 
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (7)

1.一种开窗型半导体封装件的制法，其特征在于，该制法的步骤包括：
提供具有第一表面及相对的第二表面的介电载板，且在该介电载板形成贯穿该第一表面及该第二表面的第一开口，并在该第一开口两侧形成多个第一导电通孔及多个第二导电通孔，以在该第一导电通孔及该第二导电通孔中形成导电材料，其中，在该第一表面形成多个埋设于该介电载板中的导电迹线层，并使该导电迹线层电性连接该第一导电通孔及该第二导电通孔的导电材料；
将具有作用表面的芯片通过胶粘层接置于该第一表面的导电迹线层上，使该作用表面上的芯片垫外露于该第一开口中，并利用多条焊线由该芯片垫通过该第一开口电性连接该第二表面的第一导电通孔的导电材料；
将多个焊球植接于该第二表面的第二导电通孔的导电材料上；以及
在该第一表面上形成封装胶体以包覆该芯片，并将该封装胶体填充于该第一开口中以包覆该焊线。
2.根据权利要求1所述的开窗型半导体封装件的制法，其特征在于，该介电载板的制法的步骤包括：
提供金属底板；
在该金属底板上形成阻层，并形成外露部分金属底板的第三开口；
在该第三开口中电镀导电迹线层，并移除该金属底板上的阻层；
在该金属底板及该导电迹线层上形成介电层，并在该介电层形成外露出部分金属底板的第一开口、外露出部分导电迹线层的第一导电通孔以及第二导电通孔；
在该第一开口、该第一导电通孔与该第二导电通孔中电镀形成第一导电层，并在该第一开口的第一导电层上形成绝缘层；
在该第一导电通孔与该第二导电通孔的第一导电层上形成第二导电层，藉以在该第一导电通孔与该第二导电通孔中形成导电材料；以及
移除该绝缘层、该第一开口中的第一导电层及该金属底板。
3.根据权利要求1所述的开窗型半导体封装件的制法，其特征在于，该介电载板的制法的步骤包括：
提供金属底板；
在该金属底板上形成阻层，并形成外露部分金属底板的第三开口；
在该第三开口中电镀导电迹线层，并移除该金属底板上的阻层；
在该金属底板及该导电迹线层上形成介电层，并在该介电层形成外露出部分导电迹线层的第一导电通孔以及第二导电通孔；
在该第一导电通孔与该第二导电通孔中电镀形成第一导电层；
在该第一导电通孔与该第二导电通孔的第一导电层上形成第二导电层，藉以在该第一导电通孔与该第二导电通孔中形成导电材料；
移除该金属底板；以及
在该介电载板的中央处形成贯穿该第一表面及该第二表面的第一开口。
4.根据权利要求2或3所述的开窗型半导体封装件的制法，其特征在于：该导电迹线层包括第一金属层及第二金属层，该第一金属层的材料为铜，该第二金属层的材料为铜、铜/镍或金/镍/铜。
5.根据权利要求2或3所述的开窗型半导体封装件的制法，其特征在于：该导电材料的材料为金/镍/铜。
6.根据权利要求3所述的开窗型半导体封装件的制法，其特征在于：该第一开口是利用冲压机冲切或激光切割形成。
7.根据权利要求2或3所述的开窗型半导体封装件的制法，其特征在于：该第一导电层的材料为铜，该第二导电层的材料为金/镍。
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