发明内容
针对相关技术中发包机体积大、成本高、以及功耗高的问题,本发明的目的在于提供一种光纤同步网络上的数据包的发送装置,以解决上述问题中的至少之一。
根据本发明的光纤同步网络上的数据包的发送装置由FPGA实现,该装置包括:IP包生成模块,用于生成IP包;点对点协议即PPP包生成模块,用于对IP包添加协议域字节,根据协议要求对IP包进行字节转义填充以及字节添加,得到生成PPP帧格式数据;SDH生成模块,用于根据SDH协议对PPP帧格式数据添加格式开销,得到光纤同步网络上的数据包即POS数据包;串并转换模块,用于将加扰后的POS数据包由并行转换为串行;光模块,用于发送POS数据包。
其中,PPP包生成模块包括:PPP包生成子模块,用于生成PPP帧格式数据;PPP加扰模块,用于对PPP帧格式数据进行数据加扰。
并且,SDH生成模块包括:SDH信号生成模块,用于对加扰后的PPP帧格式数据添加格式开销,得到POS数据包;SDH信号加扰模块,用于对POS数据包进行信号加扰,得到加扰后的POS数据包,经串并转换模块后以串行数据格式提供给光模块发送。
优选地,SDH信号生成模块用于对以下字节中的至少之一添加格式开销:段开销、PTR指针、通道开销。
借助本发明上述至少一个技术方案,通过成本较低的FPGA实现POS数据包的生成与发送,避免使用昂贵、大体积的专用发包机,降低了成本与能耗。
具体实施方式
功能概述
考虑到相关技术中发包机体积大、成本高、以及功耗高的问题,本发明提出采用成本较低的现场可编程门阵列(Field ProgrammableGate Array,简称为FPGA)实现光纤同步网络上的数据包(POS数据包)的生成与发送,避免使用高成本的专用发包机,降低了能耗。
下面将详细描述本发明的实施例。
图1是根据本发明实施例的光纤同步网络上的数据包的发送装置的框图。
如图1所示根据本发明实施例的光纤同步网络上的数据包的发送装置包括:
IP包生成模块1,用于产生IP包数据,计算IP数据的CRC校验值,组成IP包;优选地,IP包生成模块1可以输出155.520Mhz的并行8位IP包格式数据;
点对点协议(Point to Point Protocol,简称为PPP)包生成模块2,连接至IP包生成模块1,用于对IP包添加协议域字节,并根据协议要求对IP包进行字节转义填充以及字节添加,生成PPP帧格式数据(类似于高级数据链路控制(High level Data LinkControl,简称为HDLC));
同步数字体系(Synchronous Digital Hierarchy,简称为SDH)生成模块3,连接至PPP包生成模块2,用于根据SDH协议对PPP帧格式数据添加格式开销,得到光纤同步网络上的数据包即POS数据包;
串并转换模块4,连接至SDH生成模块3,用于将并行16位POS数据包转换为串行1位数据;
光模块5,连接至串并转换模块4,用于发送经过串并转换后的串行POS数据包。
通过上述装置能够实现POS数据包的发送,该装置具有低成本、低能耗、体积小的优点。
下面将详细描述根据本发明的光纤同步网络上的数据包的发送 装置的结构。
图2是根据本发明的光纤同步网络上的数据包的发送装置的具体结构的框图。
如图2所示,图1中的PPP包生成模块2可以进一步包括:
PPP包生成子模块21,连接至IP包生成模块1,用于对IP包添加协议域字节,对IP包进行字节转义填充和字节添加,生成PPP帧格式数据,其中,添加的字节可以包括标志域、地址、和控制域等;优选地,PPP包生成子模块21的输入是来自IP包生成模块1的155.520Mhz的并行8位IP包格式数据;并输出155.520Mhz的并行16位PPP帧格式数据;
PPP加扰模块22,连接至PPP包生成子模块21,用于对PPP帧格式数据进行数据加扰,该PPP加扰模块22接收由PPP包生成子模块21输入的155.520Mhz的并行16位PPP帧格式原始数据,并输出155.520Mhz的并行16位PPP帧格式数据,其中,PPP加扰模块22进行加扰时所采用的加扰多项式可以是g(x)=X43+1,也可以采用其他加扰方式,本文不再一一列举。
图3是根据本发明的光纤同步网络上的数据包的发送装置所产生的PPP帧格式的示意图。
如图3所示,PPP帧格式中包括标志(0x7E)、地址(0xFF)、控制(0x03)、协议(8/16位)、PPP信息(IP包/以太网帧)、填充、FCS(16/32位)。
SDH生成模块3可以进一步包括:
SDH信号生成模块31,连接至PPP加扰模块22,用于对加扰后的PPP帧格式数据添加格式开销,得到POS数据包,具体地,该模块可以对段开销、PTR指针、通道开销等字节添加开销,并根据状态机控制,在对应的位置给出正确的开销字节值;优选地,该模块可以接收由PPP加扰模块22输入的155.520Mhz的并行16位PPP帧格式数据,并输出155.520Mhz的STM-16并行16位数据,帧头有效信号;
SDH信号加扰模块32,连接至SDH信号生成模块31,用于对POS数据包进行信号加扰,得到加扰后的POS数据包;优选地,该模块接收来自SDH信号生成模块31的155.520Mhz的STM-16并行16位数据、帧头有效信号,并输出155.520Mhz的STM-16并行16位加扰后数据,在加扰过程中,SDH信号加扰模块32可以利用矩阵法,将串行加解扰转换为16位并行加解扰;
串并转换模块4,连接至SDH生成模块3,具体地,连接在光模块5和SDH信号加扰模块32之间,该串并转换模块4用于将并行16位POS数据转换为1位串行POS数据,以供光模块5发送。
优选地,串并转换模块4可以利用FPGA硬核RocketIO完成对数据的串并转换,串并转换模块4可以接收来自SDH信号加扰模块32的频率为155.520Mhz的STM-16并行16位数据,并输出STM-16串行2.488Gbits/s数据。
在串并转换的过程中,SDH系统通常接收串行码流的输入信号,但是SDH系统内部对数据处理是以字节为基本单位,所以通常需要将内部并行数据按一定格式进行串并转换后作为高速串行信号进行传输。
优选地,在SDH传输系统中,为了便于定时恢复,要求STM-N信号具有足够的比特定时含量,采用扰码器来防止长连0或长连1的出现,改善传输信号特性,增大0、1转换密度,从而有利于接收端进行时钟恢复,减小抖动和降低码间干扰,提高数据接收的准确性。SDH信号加扰模块32可以根据前端模块给出的帧头有效信号,对加扰码生成器进行初始化后,开始对输入16位数据进行并行加扰操作,输出加扰后的16位数据,其采用的加扰多项式可以是:g(x)=X7+X6+1,其中,STM信号对帧头位置所在行的前144列数据不进行加扰。
综上所述,借助于本发明的上述技术方案,通过成本较低的FPGA实现POS数据包的生成与发送,避免使用昂贵、大体积的专用发包机,降低了成本与能耗;并且,由于FPGA编程简单方便,具有灵活 的可配置性,有助于在使用过程中实现各种功能的扩展。
显然,本领域的技术人员应该明白,上述的本发明的各模块或各步骤可以用通用的计算装置来实现,它们可以集中在单个的计算装置上,或者分布在多个计算装置所组成的网络上,可选地,它们可以用计算装置可执行的程序代码来实现,从而,可以将它们存储在存储装置中由计算装置来执行,或者将它们分别制作成各个集成电路模块,或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样,本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。