CN101674161B - 解速率匹配方法及装置 - Google Patents

Abstract

本发明公开了一种解速率匹配方法，该方法包括：对输入数据流进行分流；对分流后形成的多路数据流进行多路并行输出；对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理。本发明同时公开一种解速率匹配装置。采用本发明可以加快解速率匹配的处理速度。

Description

解速率匹配方法及装置

技术领域

本发明涉及通信技术领域，尤其涉及解速率匹配方法及装置。

背景技术

在LTE（Long Term Evolution，长期技术演进）协议中，发送侧的基带处理有详尽的技术方案，如Turbo编码实现、发送侧速率匹配的实现等。而在接收侧，LTE协议并未对基带处理有明确的技术方案。对于接收侧的基带处理而言，实现的一个重点是加快接收侧基带处理的速度，减少系统的延时，降低系统的复杂度，其中解速率匹配的处理速度是实现接收侧系统简单、快速处理的一个关键。

解速率匹配是速率匹配的逆过程，速率匹配输入数据流是经过Turbo编码后得到的系统位、第一校验位、第二校验位数据。速率匹配的处理过程一般包括子块交织、比特汇聚、比特选择三个过程。

而在接收端，解速率匹配输入的数据为QAM解调和解扰后的软比特数据，每个软比特含8bit数据，解速率匹配的过程一般包括数据回填、数据分流、解子块交织三个过程。

发明人在实现本发明的过程中，发现上述现有技术存在如下不足：

按照现有的处理流程，解速率匹配1个时钟周期只能处理1软比特的数据，在码率比较低的情况下，解速率匹配成为系统时延的瓶颈。

发明内容

一方面，本发明实施例提供一种解速率匹配方法，用以加快解速率匹配的处理速度。

本发明实施例提供的解速率匹配方法包括：

对输入数据流进行分流；

对分流后的输入数据流进行多路并行输出；

对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理；

所述对多路并行输出的数据流，进行哑元恢复处理，包括：

从每一路数据流中提取哑元恢复参考信息；

根据所述哑元恢复参考信息，计算当前传输块的参数信息或从外部缓存中查询当前传输块的参数信息；

根据所述当前传输块的参数信息，选择输出软比特数据及哑元信息；

所述哑元恢复参考信息包括：输入数据流的传输包索引、该传输包的占用资源数、每个编码块实际传输的软比特数；

所述当前传输块的参数信息包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息、起始回填地址信息、对应码块信息的行数、恢复的软比特缓存大小信息、哑元信息。

另一方面，本发明实施例还提供一种解速率匹配装置，用以加快解速率匹配的处理速度。

本发明实施例提供的解速率匹配装置包括：

分流模块，用于对输入数据流进行分流；

输出模块，用于对分流后的输入数据流进行多路并行输出；

哑元恢复及解子块交织模块，用于对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理；

所述哑元恢复及解子块交织模块包括：

提取单元，用于从每一路数据流中提取哑元恢复参考信息；

计算及查询单元，用于根据所述哑元恢复参考信息，计算当前传输块的参数信息或从外部缓存中查询当前传输块的参数信息；

选择输出单元，用于根据所述当前传输块的参数信息，选择输出软比特数据及哑元信息；

所述哑元恢复参考信息包括：输入数据流的传输包索引、该传输包的占用资源数、每个编码块实际传输的软比特数；

所述当前传输块的参数信息包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息、起始回填地址信息、对应码块信息的行数、恢复的软比特缓存大小信息、哑元信息。

本发明实施例中，对输入数据流进行分流；对分流后的输入数据流进行多路并行输出；对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理，可以加快解速率匹配的处理速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为本发明实施例中解速率匹配方法的流程示意图；

图2为本发明实施例中解速率匹配方法的另一个流程示意图；

图3为本发明实施例中解速率匹配装置的结构示意图；

图4为图3中哑元恢复及解子块交织模块的一个结构示意图；

图5为图3中哑元恢复及解子块交织模块的另一个结构示意图；

图6为图3中哑元恢复及解子块交织模块在实现哑元恢复处理时的具体实现示意图；

图7为图3中哑元恢复及解子块交织模块在实现解子块交织时的具体实现示意图；

图8为图3中哑元恢复及解子块交织模块在实现解子块交织时引入混合自动重传请求合并处理的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

如图1所示，本发明实施例中，解速率匹配方法的处理流程可以包括：

步骤101、对输入数据流进行分流；

步骤102、对分流后形成的多路数据流进行多路并行输出；

步骤103、对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理。

由图1所示流程可以得知，本发明实施例通过对输入数据流进行分流；对分流后形成的多路数据流进行多路并行输出；对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理，不同于现有技术中对输入数据流进行单路解速率匹配处理，而是通过对输入数据流进行多路并行哑元恢复处理及解子块交织处理，从而达到加快解速率匹配处理速度的目的。

本发明实施例中，可以将图1中步骤103分为两个实现过程：哑元恢复过程与解子块交织过程。在进行哑元恢复处理之前，需要对输入数据流进行分流，即将一路输入数据流分为多路，以及，对分流后的输入数据流进行多路并行输出，即执行步骤101、102。一个可选的实施例中，可以按输入数据占用的软比特高低位，对输入数据流进行分流，例如将输入数据流分流形成一路占用高位软比特的数据流和一路占用低位软比特的数据流。

另外，解速率匹配的输入数据流是经过QAM解调和解扰后的软比特数据，软比特的位宽可依据精度进行配置，例如，1个软比特数据可以用8个比特（bit）表示。解速率匹配的输入数据流的位宽可根据系统要求进行配置，本实施中输入数据流占用的软比特数可以是单个软比特的整数倍，例如，解速率匹配的输入数据每次输入2个软比特数据，位宽为16bit。在对输入数据流进行分流时，还可以根据输入数据流占用的软比特数进行分流，例如，输入数据流占用2个软比特，则可以将输入数据流分流为两路各占用1个软比特的数据流；又如，输入数据流占用4个软比特，则可以按需要将输入数据流分流为两路各占用2个软比特的数据流，或者分流为一路占用1个软比特的数据和一路占用3个软比特的数据流。

上述实施例将解速率匹配的输入数据流并行成2路处理，或者扩展为更多路并行处理，可以显著加快解速率匹配的处理速度。

在进行哑元恢复处理时，可以从每一路数据流中提取当前哑元恢复参考信息；根据所述哑元恢复参考信息，计算当前传输块的参数信息或从外部缓存中查询当前传输块的参数信息；根据所述当前传输块的参数信息，选择输出软比特数据及哑元信息。其中，哑元恢复参考信息，可以包括：输入数据流的传输包索引、该传输包的占用资源数、每个编码块实际传输的软比特数；当前传输块的参数信息，可以包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息、起始回填地址信息、对应码块信息的行数、恢复的软比特缓存大小信息、哑元信息。

上述实施例中，根据所述哑元恢复参考信息，从外部缓存中查询当前传输块的参数信息，可以称之为“查表法”。该方法将有用信息存储在外部缓存中，节省了解速率匹配内部处理的缓存空间，同时也降低了基带处理的复杂度。实施中外部缓存可以是寄存器，也可以是Flash（闪存）或RAM（随机读取存储器），缓存中的参数信息可由事先计算得到，也可以是实时计算得到。

具体实施时，可以根据输入数据流中哑元恢复参考信息，在外部缓存中查找当前传输块的参数信息；当前传输块的参数信息可以包括：当前传输块对应编码块的哑元和数据指示信息；当前传输块的编码块信息K+，K_，C+，C_；起始回填地址信息k0；对应码块信息的行数

恢复的软比特缓存大小信息Ncb；哑元信息ND，F；后续再根据当前传输块的参数信息，往输出缓存中写入哑元或写入输入的软比特数据。

下面，对解子块交织的处理过程进行介绍。具体实施时，解子块交织处理过程可以包括：

接收哑元恢复的输出数据；

进行哑元以及解速率匹配输入数据在缓存中的回填；即，将哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存；

对缓存中的数据进行解子块交织输出，包括并行读出系统位、第一校验位和第二校验位；输出时读取的数据位宽可根据系统要求进行配置，例如，在系统位和第一校验位经列置换（column permutation），第二校验位经bit（比特）级置换后，并行读出系统位、第一校验位和第二校验位，读取的数据位宽可以是8bit；当然也可以采用其它的数据位宽进行输出时数据的读取；

将并行读出的系统位、第一校验位和第二校验位数据合路，输出给其他系统。

一个实施例中，在将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存时，可以包括：

对所述哑元恢复处理后的输出数据流中的系统位，通过奇偶地址空间进行单次两个软比特的并行写入；如此实施是由于系统位的数据是连续存放的，因此可以通过将缓存空间分为奇偶地址空间来实现单次2个软比特的并行写入，每次写入2个软比特，输入的2个软比特可按照高低位分别填入奇偶地址空间的对应位置上。

对所述哑元恢复处理后的输出数据流中的校验位，通过第一校验位和第二校验位缓存空间进行单次两个软比特的并行写入。

在一个可选实施例中，将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存时，可以包括：分别将当前编码块原有的软比特数据和当前输入的软比特数据进行比特位扩展；再将比特位扩展之后的当前编码块原有的软比特数据与经比特位扩展之后的当前输入的软比特数据进行累加。

解地址映射的过程可以具体实施如下：

对于系统位和第一校验位：

系统位和第一校验位在经列置换后并行读出，具体实施时先根据行列置换关系式进行地址变化；读取地址变化规律如下：

j先变化，i后变化，读取地址变化如下：

为编码块在子块交织时的行数，由三级模块PARA ANALY模块给出，P<·>为编码块在子块交织时系统位、第一校验位的列置换关系，i,j为本级模块读取数据的行列信息，在该状态下先进行j的变化，后j变化；S(k’)为最后输出。

时，继续执行步骤1；如果

当前编码块系统位和第一校验位的解地址映射结束。

对于第二校验位：

第二校验位在经比特级置换后并行读出，具体实施时先根据行列置换关系式进行地址变化；读取地址变化规律如下

j先变化，i后变化，读取地址变化如下：

为编码块在子块交织时的行数，P<·>为编码块在子块交织时系统位、第一校验位的列置换关系，i,j为本级模块读取数据的行列信息，在该状态下先进行j的变化，后j变化；S(k’)为最后输出。

通过上述实施例可以得知，本发明实施例的解速率匹配方法，可以：

从其他系统获得输入的软比特数据，该软比特数据的位宽可以根据系统要求进行配置；从其他系统获得输入的软比特数据，例如可以是：从速率匹配系统，获得速率匹配系统的输出数据流。

根据其他系统送入的参数信息，包括发送侧下发的传输包索引-MCS、该传输包的占用资源数-RBnum、每个编码块实际传输的软比特数-E，查表获得中获得输入软比特数据的起始回填地址、编码块分段信息、哑元位置等参数；

进行输入软比特数据的回填，并进行比特位扩展，实现软比特重复传输情况下的软比特累加；

进行对编码块缓存空间的边读取、边清零操作；

进行对系统位、校验位的解子块交织功能；

输出解子块交织后的软比特数据给其他系统，此处输出数据位宽是系统位、第一校验位、第二校验位的合路后的数据比特宽度，可根据系统要求进行单路的合路输出以及多路的合路输出。

下面给出解速率匹配的一个具体实现流程，其中，输出行列信息分别表示为i，j，R为编码块在子块交织时的行数，P<·>为编码块在子块交织时系统位、第一校验位的列置换表，C为编码块在子块交织时的列数，为常数C=32。如图2所示，该流程可以包括：

步骤201、检测编码块是否到来。如果是，则开始读取输入参数信息；如果未检测到编码到来，则继续等待编码块；

步骤202、根据其他系统传递的参数在缓存中如DDR2中查找信息；

步骤203、根据步骤202得到的编码块参数K即编码块大小取值，在DDR2中查表得到对应的哑元表；

步骤204、根据步骤202获得的打孔起始地址k0信息，从哑元表中的对应位置依次读取软比特信息位，同时从输入缓存中依次读取输入的软比特数据，至步骤206；

步骤205、根据步骤202获得的打孔起始地址k0信息，在解子块交织的缓存中从k0开始的地址预取软比特数据，解子块交织的缓存初始化时已全部清零；至步骤206；

步骤206、判断解子块交织中依次对应的地址是否为哑元地址，缓存地址与哑元表中软比特信息位存放地址一一对应，由对应哑元表读取的软比特信息位是否为1来判别该地址是否为哑元存放地址；如果是，至步骤207；如果否，至步骤209；

步骤207、解子块交织的缓存中该地址存全0数据，至步骤208；

步骤208、下一缓存地址变为(k+1)modNcb，至步骤212；

步骤209、该缓存地址不是存放哑元地址，则将输入的软比特数据和解子块交织缓存中预读取的软比特数据进行饱和累加；至步骤210；

步骤210、将饱和累加后的数据存入解子块交织的缓存对应地址，至步骤211；

步骤211、下一缓存地址变为(k+1)modNcb，至步骤212；

步骤212、判断输入的软比特数据是否处理结束，如果未结束，至步骤213，如果输入的软比特数据处理结束，至步骤215；

步骤213、从解子块交织缓存中预读软比特数据，至步骤214；

步骤214、从入口输入待处理的软比特数据，至步骤206；

步骤215、给出解子块交织缓存操作结束的标志，至步骤216；

步骤216、解子块交织中对输入的缓存进行调度，至步骤217；

步骤217、判断解子块交织当前被调度的缓存是否操作结束，即地址译码饱和处理是否结束，如果是，至步骤218，如果未操作结束，至步骤216；

步骤218、同时完成对系统位、第一校验位以及第二校验位所在缓存的数据读取，对系统位、第一校验位所在缓存的处理过程包括系统位和第一校验位在经列置换后并行读出，具体实施时可以如流程1所述，对第二校验位所在缓存的处理过程包括第二校验位在经比特级置换后并行读出，具体实施时可以如流程2所述：

流程1：

步骤11、设置初始配置，行标号为n,列标号为m,读取列数为L，初始状态下，n，m，L均为0；

步骤12、读取地址由公式n+P<m>*R给出，读取数据后，列标号m加1，读取列数L加1，至步骤13；

步骤13、判断读取的列数是否为32，因为L从0开始计数，且列标号变化后L进行了加1操作；如果L为32（C为常数32），至步骤14，否则，至步骤12；

步骤14、读取1列结束，行标号n加1，此时列标号m和读取列数L清零，至步骤15；

步骤15、检测读取的行数是否当前CB块长度除以32向上取整计算后的行数R，如果是，则至步骤216；否则，至步骤12；

通过流程1，可以实现系统位和第一校验位在经列置换后并行读出。

流程2：

步骤21、设置初始配置，行标号为i,列标号为j,读取列数为T，初始状态下，i，j，T均为0；

步骤22、判断列标号j是否为0；如果不是，至步骤23；如果是，至步骤24；

步骤23、读取地址由公式n+P<m>*R给出，读取数据后，列标号j加1，读取列数T加1，至步骤25；

步骤24、读取地址由公式[(i+31)mod32]*R+(i+32)mod32给出，读取数据后，列标号j加1，读取列数T加1，至步骤25；

步骤25、判断读取的列数是否为32，因为T从0开始计数，且列标号变化后T进行了加1操作；如果T为32（C为常数32），至步骤26，否则，至步骤22；

步骤26、读取1列结束，行标号i加1，此时列标号j和读取列数T清零，至步骤27；

步骤27、检测读取的行数i是否当前CB块长度除以32向上取整计算后的行数R，如果是，则至步骤216；否则，至步骤22。

通过流程2可以实现第二校验位在经比特级置换后并行读出。

另一实施例中，可以将前述实施例的解子块交织中缓存替换为外部缓存，如DDR（Double Data Rate，双倍速率），则可将HARQ（Hybrid AutomaticRepeat Request，混合自动重送请求）合并功能在解速率匹配过程中实现，即，将所述哑元恢复处理后的输出数据流并行写入系统位、校验位的缓存的过程中还可以包括：对写入数据进行混合自动重传请求合并处理。

HARQ功能：对于不同的重传次数及HARQ进程号，对入口数据进行缓存及合并的相应处理。对于非HARQ的传输块分段得到的编码块，不进行缓存及合并。所需的处理信息通过解析解速率匹配输出的编码块信息得到。

分类描述对各种不同的编码块处理机制：

对于非HARQ的编码块，将此编码块直接透传给后级TC（Turbo）译码；

对于HARQ的编码块，如果为第一次重传，则将此编码块缓存入DDR的指定地址中，同时透传给后级；

对于HARQ编码块，如果非第一次重传，则根据编码块序号及HARQ进程号确定上一次缓存的编码块位置并将其读出；同时开始读取解速率匹配后的编码块数据和上一次缓存的编码块数据，对数据进行最大合并比合并，将合并后结果缓存入DDR的指定地址，同时传输给后级。

上述实施例中，解速率匹配中也能实现HARQ合并功能，可以使系统升级更加方便，系统结构更加简单。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，可以包括上述实施例方法中的全部或部分步骤，所述的存储介质可以包括：ROM、RAM、磁盘、光盘等。

本发明实施例中还提供了一种解速率匹配装置，如下面的实施例所述。由于该装置解决问题的原理与解速率匹配方法相似，因此该装置的实施可以参见方法的实施，重复之处不再赘述。

如图3所示，本发明实施例中解速率匹配装置可以包括：

分流模块301，用于对输入数据流进行分流；

输出模块302，用于对分流后形成的多路数据流进行多路并行输出；

哑元恢复及解子块交织模块303，用于对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理。

一个实施例中，分流模块301还可以用于按输入数据流占用的软比特高低位，对输入数据流进行分流。

一个实施例中，输入数据流占用的软比特数为单个软比特的整数倍；

分流模块301还可以用于：根据输入数据流占用的软比特数，对输入数据流进行分流。

如图4所示，一个实施例中，哑元恢复及解子块交织模块303可以包括：

提取单元401，用于从每一路数据流中提取哑元恢复参考信息；

计算及查询单元402，用于根据所述哑元恢复参考信息，计算当前传输块的参数信息或从外部缓存中查询当前传输块的参数信息；

选择输出单元403，用于根据所述当前传输块的参数信息，选择输出软比特数据及哑元信息。

一个实施例中，所述哑元恢复参考信息，可以包括：输入数据流的传输包索引、该传输包的占用资源数、每个编码块实际传输的软比特数；

和/或，所述当前传输块的参数信息，可以包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息、起始回填地址信息、对应码块信息的行数、恢复的软比特缓存大小信息、哑元信息。

如图5所示，一个实施例中，哑元恢复及解子块交织模块303可以包括：

地址译码单元501，用于将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存；

读出单元502，用于在系统位和第一校验位经列置换、第二校验位经比特级置换后，并行读出系统位、第一校验位和第二校验位；

合路输出单元503，用于将并行读出的系统位、第一校验位和第二校验位合路输出。

一个实施例中，地址译码单元501还可以用于：

对所述哑元恢复处理后的输出数据流中的系统位，通过奇偶地址空间进行单次两个软比特的并行写入；

对所述哑元恢复处理后的输出数据流中的校验位，通过第一校验位和第二校验位缓存空间进行单次两个软比特的并行写入。

一个实施例中，地址译码单元501还可以包括：比特位扩展子单元，用于分别将当前编码块原有的软比特数据和当前输入的软比特数据进行比特位扩展；累加子单元，用于将比特位扩展之后的当前编码块原有的软比特数据与比特位扩展之后的当前输入的软比特数据进行累加。

一个实施例中，地址译码单元501还可以用于：对写入数据进行混合自动重传请求合并处理。

图6为上述实施例中哑元恢复及解子块交织模块303在实现哑元恢复处理时的具体实现示意图。

哑元恢复的输入数据流即为解速率匹配的输入数据流；从图6中可以看到，本例中哑元恢复的输入数据流位宽为16bit，占用2个软比特，对输入数据流按软比特的高8位、低8位进行分流，形成两路各占用1个软比特的数据流，再将分流形成的两路数据流并行输出给中间缓存，此处分流根据输入数据流所占用的软比特数进行，图6中，假设输入数据流占用软比特数是2，因而中间缓存路数也为2。

本例中，在进行哑元恢复处理时，从每一路数据流中提取哑元恢复参考信息，根据所述哑元恢复参考信息从外部缓存查询当前传输块的参数信息，图6中外部缓存中存储的当前传输块的参数信息可以包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息K+、K、C+、C、起始回填地址信息k0、对应码块信息的行数

恢复的软比特缓存大小信息Ncb、哑元信息ND，F。

本例中，数据和哑元输出控制部分根据输入数据流中提取的哑元恢复参考信息，从外部缓存中查询当前传输块的参数信息，控制中间缓存的打开与关断，实现解速率匹配的输入软比特数据与哑元信息的选择输出，从而实现哑元和数据的恢复。

哑元恢复的输出数据位宽也可根据系统要求进行配置，每次输出所包含的比特数可以是单个软比特的整数倍，例如，哑元恢复的输出数据每次输出包含2个软比特数据，位宽为16bit；哑元恢复的输出数据流作为解子块交织的输入数据。

图7为上述实施例中哑元恢复及解子块交织模块303在实现解子块交织处理时的具体实现示意图。本例中，哑元恢复输出数据流作为解子块交织的输入数据，解子块交织处理过程包括地址译码（可包括饱和累加处理）、系统位及校验位缓存、解地址映射即数据合路处理。

地址译码将解子块交织的输入数据流按地址写入到系统位和校验位的缓存中，写入过程具体可以包括：

对所述哑元恢复处理后的输出数据流中的系统位，通过奇偶地址空间进行单次两个软比特的并行写入；对所述哑元恢复处理后的输出数据流中的校验位，通过第一校验位和第二校验位缓存空间进行单次两个软比特的并行写入。

如此实施是由于：假设输入数据每次包含2个软比特数据，为保持数据流量相同，地址译码每次只给出一个写入地址，其中单个缓存每次只能写入一个数据和地址信息，而输入的2个软比特在缓存中的地址并不一定是连续的，因此需要将缓存单独的分开。

如果解子块交织的输入数据是系统位，由于系统位的数据是连续存放的，因此可以通过将缓存空间分为奇偶地址空间来实现单次2个软比特的并行写入，每次并行写入2个软比特，写入的2个软比特数据可按照高低位分别填入奇偶地址空间的对应位置上。

如果解子块交织的输入数据是校验位，由于校验位的数据是交叉存放的，因此可以通过单独的第一校验位和第二校验位缓存空间来实现单次2个软比特的并行写入，每次并行写入2个软比特，写入的2个软比特数据可按照高低位分别填入第一校验位和第二校验位缓存空间的对应位置上。

后续从缓存中读取对应的数据，只要写入单个地址，即能读取2个软比特数据，从而实现了输入数据的快速缓存。

在实现地址译码时，还可以进行饱和累加处理，即在输入数据将要覆盖当前编码块之前写入的软比特数据时，将被覆盖的软比特数据读取，与当前的输入软比特数据均进行比特位宽扩展，再将比特位扩展之后的当前编码块原有的软比特数据与当前输入的软比特数据进行累加。比特位宽扩展后累加是由于解速率匹配时循环的写入软比特数据，但解速率匹配中开辟的软比特数据缓存空间是有限的，每个时隙（TTI）内写入的软比特数据需要不断的和该TTI内原来缓存的数据进行累加，为了保证累加时的精度能满足要求，需要在累加前将软比特数据位宽进行扩展，即符号位扩展。

上述实施例通过地址译码、饱和累加可以使软比特处理的流量和输入保持一致，进而使输入的软比特数据流能快速写入缓存中，极大的节省了处理时延。

在本实施例中，解子块交织的输入数据流和缓存处理均是以2个软比特为单位进行处理，也可根据系统要求，以4个软比特、8个软比特为单位进行处理，可以非常显著的节省解速率匹配处理时延。

如图8所示，另一实施例中，可以将前述图7所示实施例的解子块交织中缓存替换为外部缓存，如DDR（Double Data Rate，双倍速率），则可将HARQ（Hybrid Automatic Repeat Request，混合自动重送请求）合并功能在解速率匹配过程中实现，即，将所述哑元恢复处理后的输出数据流并行写入系统位、校验位（包括第一校验位、第二校验证）的缓存的步骤中，还可以包括：对写入数据进行混合自动重传请求合并处理。

综上可见，本发明实施例中，在哑元恢复时可将输入数据并行成2路处理，同时可扩展多更多路并行处理，显著增加了解速率匹配的处理速率；

利用查表法将有用信息存储在外部缓存中，节省了解速率匹配内部处理的缓存空间，同时查表法也降低了系统处理的复杂度；

地址译码及饱和累加模块的应用可以使输入的软比特数据流能快速写入缓存中，极大的节省了处理时延；

解速率匹配中也能实现HARQ合并功能，使系统升级更加方便，系统结构更加简单。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种解速率匹配方法，其特征在于，该方法包括：

对输入数据流进行分流；

对分流后的形成的多路数据流进行多路并行输出；

对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理；

所述对多路并行输出的数据流，进行哑元恢复处理，包括：

从每一路数据流中提取哑元恢复参考信息；

根据所述哑元恢复参考信息，计算当前传输块的参数信息或从外部缓存中查询当前传输块的参数信息；

根据所述当前传输块的参数信息，选择输出软比特数据及哑元信息；

所述哑元恢复参考信息包括：输入数据流的传输包索引、该传输包的占用资源数、每个编码块实际传输的软比特数；

所述当前传输块的参数信息包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息、起始回填地址信息、对应码块信息的行数、恢复的软比特缓存大小信息、哑元信息。

2.如权利要求1所述的方法，其特征在于，对输入数据流进行分流，包括：

按输入数据流占用的软比特高低位，对输入数据流进行分流。

3.如权利要求1所述的方法，其特征在于，所述输入数据流占用的软比特数为单个软比特的整数倍；

对输入数据流进行分流，包括：根据输入数据流占用的软比特数，对输入数据流进行分流。

4.如权利要求1所述的方法，其特征在于，对多路并行输出的数据流，进行解子块交织处理，包括：

将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存；

在系统位和第一校验位经列置换、第二校验位经比特级置换后，并行读出系统位、第一校验位和第二校验位；

将并行读出的系统位、第一校验位和第二校验位合路输出。

5.如权利要求4所述的方法，其特征在于，将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存，包括：

对所述哑元恢复处理后的输出数据流中的系统位，通过奇偶地址空间进行单次两个软比特的并行写入；

对所述哑元恢复处理后的输出数据流中的校验位，通过第一校验位和第二校验位缓存空间进行单次两个软比特的并行写入。

6.如权利要求4所述的方法，其特征在于，将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存时，包括：

分别将当前编码块原有的软比特数据和当前输入的软比特数据进行比特位扩展；

将经比特位扩展之后的当前编码块原有的软比特数据与经比特位扩展之后的当前输入的软比特数据进行累加。

7.如权利要求4所述的方法，其特征在于，将所述哑元恢复处理后的输出数据流并行写入系统位、校验位的缓存的步骤中，还包括对写入数据进行混合自动重传请求合并处理。

8.一种解速率匹配装置，其特征在于，该装置包括：

分流模块，用于对输入数据流进行分流；

输出模块，用于对分流后形成的多路数据流进行多路并行输出；

哑元恢复及解子块交织模块，用于对多路并行输出的数据流，进行哑元恢复处理及解子块交织处理；

所述哑元恢复及解子块交织模块包括：

提取单元，用于从每一路数据流中提取哑元恢复参考信息；

计算及查询单元，用于根据所述哑元恢复参考信息，计算当前传输块的参数信息或从外部缓存中查询当前传输块的参数信息；

选择输出单元，用于根据所述当前传输块的参数信息，选择输出软比特数据及哑元信息；

所述哑元恢复参考信息包括：输入数据流的传输包索引、该传输包的占用资源数、每个编码块实际传输的软比特数；

所述当前传输块的参数信息包括：当前传输块对应编码块的哑元和数据指示信息，以及当前传输块的编码块信息、起始回填地址信息、对应码块信息的行数、恢复的软比特缓存大小信息、哑元信息。

9.如权利要求8所述的装置，其特征在于，所述哑元恢复及解子块交织模块包括：

地址译码单元，用于将所述哑元恢复处理后的输出数据流并行写入系统位和校验位的缓存；

读出单元，用于在系统位和第一校验位经列置换、第二校验位经比特级置换后，并行读出系统位、第一校验位和第二校验位；

合路输出单元，用于将并行读出的系统位、第一校验位和第二校验位合路输出。

10.如权利要求9所述的装置，其特征在于，所述地址译码单元进一步用于：

对所述哑元恢复处理后的输出数据流中的系统位，通过奇偶地址空间进行单次两个软比特的并行写入；

对所述哑元恢复处理后的输出数据流中的校验位，通过第一校验位和第二校验位缓存空间进行单次两个软比特的并行写入。

11.如权利要求9所述的装置，其特征在于，所述地址译码单元进一步用于：对写入数据进行混合自动重传请求合并处理。

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