CN102055549B - 一种长期演进系统中的速率匹配装置及方法 - Google Patents

Abstract

本发明公开了一种长期演进系统中的速率匹配装置和方法，用于对输出数据包进行速率匹配，包括：依次连接的并行输入控制器、至少一个循环缓冲区、并行输出控制器、并行输出处理器；所述并行输入控制器用于将所述数据包参数和其对应的输入数据包、比特类型标志位写入所述循环缓冲区；所述并行输出控制器用于将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；所述并行输出处理器用于根据输入的所述数据包参数和比特类型标志位对输入的所述输入数据包进行处理并输出。本发明实现了并行速率匹配，从而使得系统的峰值吞吐率得到了显著提高，系统消耗的电路资源明显减少。

Description

一种长期演进系统中的速率匹配装置及方法

技术领域

本发明涉及通信技术，具体的说，涉及一种长期演进系统中的速率匹配装置及方法。

背景技术

在无线通信系统中，为了提高数据传输的抗干扰性能，需要采用合适的信道编码技术，而速率匹配是信道编码后的一项关键技术，其目的是对信道编码后的比特流进行交织、打孔或者重复，以保证速率匹配后的比特流长度与所分配的物理信道资源元相匹配。当数据传输峰值速率的要求很高时，速率匹配就成为了制约发送端吞吐率的瓶颈。LTE(Long TermEvolution，长期演进)协议规定信道编码产生3路输出比特流作为速率匹配的输入，每一路比特流的长度相等。

现有信道编码普遍采用并行处理技术，每一路输出都包含M(M等于2、4或者8)个并行比特流，3路输出总共3M个并行比特流。但是，如图1所示，现有的LTE速率匹配技术本质上都是串行处理，它的3路输入数据中的每一路都只有1个比特流，输入端一个时钟周期只能存储3个输入比特，输出端一个时钟周期只能判断一个比特是否是有效数据。这样，当系统要求速率匹配后的比特流长度为E时，使用一个串行速率匹配装置进行处理至少需要E个时钟周期。在小区最大带宽、对应物理信道资源元全都分配的应用场景下，如果系统要求的速率匹配时延是T个时钟周期，那么至少需要 $N=\frac{E}{T}$ 个串行速率匹配装置。如果E大于T，那么N大于或者等于2。同时，需要在每个串行速率匹配之前添加一个并/串转换器，共有N个并/串转换器。为了控制信道编码器的输出进入哪个串行速率匹配，还需要一个轮询调度器。如果系统分配给速率匹配装置的电路资源只能实现少于N个的串行速率匹配，那么现有的串行处理结构无法在规定的T个时钟周期内完成所有数据包的匹配操作，导致后级处理流程启动时处理了错误的数据信息。这样，用户接收到的信息就会不符合其定制要求。

发明内容

有鉴于此，本发明提供了一种长期演进系统中的速率匹配装置及方法，能够实现并行速率匹配，从而使得系统的峰值吞吐率得到提高。

为了实现上述技术问题，本发明采用了如下技术方案：

一种长期演进系统中的速率匹配装置，用于对信道编码器的输出数据包进行速率匹配，所述输出数据包含有数据包参数，包括：依次连接的并行输入控制器、至少一个循环缓冲区、并行输出控制器、并行输出处理器；所述并行输入控制器用于将所述数据包参数和其对应的输入数据包、比特类型标志位写入所述循环缓冲区；所述并行输出控制器用于将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；所述并行输出处理器用于根据输入的所述数据包参数和比特类型标志位对输入的所述输入数据包进行处理并输出，其中，所述输入数据包为由所述输出数据包插入NULL比特而形成的数据包；比特类型标志位为标志所述输入数据包中的比特类型。

在上述装置的一种实施例中，每个循环缓冲区包括至少两个RAM。

在上述装置的一种实施例中，所述数据包参数包括所述信道编码器输出数据包的比特总长度、比特选择的循环起始地址和循环结束地址、以及速率匹配要求的输出比特长度。

在上述装置的一种实施例中，所述并行输入控制器具体用于根据所述数据包参数实时计算所述输入数据包中的信道编码输出比特和插入NULL比特的交织规律；根据该交织规律产生所述信道编码输出比特和NULL比特在所述循环缓冲区中的存储地址，并按所述存储地址在同一个时钟周期将属于相同时钟周期的信道编码输出比特和NULL比特写入到循环缓冲区中；并写入相应的所述比特类型标志位以及数据包参数。

在上述装置的一种实施例中，所述并行输出处理器包括NULL比特剔除单元和数据拼接单元，所述NULL比特剔除单元用于剔除并行输出控制器输出的所述输入数据包中的NULL比特，所述数据拼接单元用于对所述有效比特进行拼接，得到满足速率匹配要求的输出比特。

本发明还公开了一种长期演进系统中的速率匹配方法，包括：

S1、并行输入控制器将信道编码器的输出数据包的数据包参数和其对应的输入数据包写入循环缓冲区；其中，所述输入数据包为由所述输出数据包插入NULL比特而形成的数据包；比特类型标识位为标志所述输入数据包中的比特类型；

S2、并行输出控制器将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；

S3、并行输出处理器根据输入的所述数据包参数和比特类型标志位，对输入的所述输入数据包进行处理并输出。

在上述方法的一种实施例中，并行输入控制器具体按如下方式将所述输入数据包、比特类型标志位以及数据包参数写入循环缓冲区：根据所述数据包参数实时计算所述输入数据包中的信道编码输出比特和插入NULL比特的交织规律；根据该交织规律产生所述信道编码输出比特和NULL比特在所述循环缓冲区中的存储地址，并按所述存储地址在同一个时钟周期将属于相同时钟周期的信道编码输出比特和NULL比特写入到循环缓冲区中；并写入相应的所述比特类型标志位以及数据包参数。

在上述方法的一种实施例中，并行输出处理器对并行输出控制器的输出数据的并行输出处理包括：根据比特类型标志位剔除并行输出控制器输出的所述输入数据包的NULL比特，得到有效比特；对所述有效比特进行拼接，得到满足速率匹配要求的输出比特。

在上述方法的一种实施例中，所述步骤S1和步骤S2同时进行。

本发明通过并行输入控制器、循环缓冲区、并行输出控制器、并行输出处理器的设置，实现了全并行速率匹配，系统的峰值吞吐率得到了显著提高；速率匹配装置的数目得到减少，且不需要和前级并行信道编码器之间添加并/串转换器和轮询调度器，因而节省了系统消耗的电路资源。速率匹配装置的上述结构设置简化了信道编码与速率匹配之间的耦合，降低了系统调度的复杂度。

附图说明

图1是现有技术中的串行速率匹配的系统框图；

图2是本发明实施例中的并行速率匹配的系统简图；

图3是本发明实施例中的并行速率匹配装置的结构框图；

图4是本发明实施例中的并行速率匹配的方法流程图；

具体实施方式

下面对照附图，对本发明的具体实施方案做详细说明。

本发明主要是为了克服现有系统采用串行速率匹配装置而造成的峰值吞吐率较低的缺陷，提供了一种实现并行速率匹配的方法和装置。

如图2所示，总体的，本发明实施例中的装置，是在并行信道编码器之后设置一个并行速率匹配装置以对信道编码器的输出数据包进行速率匹配，信道编码器的输出数据包含有数据包参数，并行速率匹配装置包括：依次连接的并行输入控制器、至少一个循环缓冲区、并行输出控制器、并行输出处理器；所述并行输入控制器用于将所述数据包参数和其对应的输入数据包、比特类型标志位写入所述循环缓冲区；所述并行输出控制器用于将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；所述并行输出处理器用于根据输入的所述数据包参数和比特类型标志位对输入的所述输入数据包进行处理并输出，其中，所述输入数据包为由所述输出数据包插入NULL比特而形成的数据包；比特类型标志位为标志所述输入数据包中的比特类型。

并行速率匹配的方法的主要处理流程包括：

S1、并行输入控制器将信道编码器的输出数据包的数据包参数和其对应的输入数据包写入循环缓冲区；其中，所述输入数据包为由所述输出数据包插入NULL比特而形成的数据包；比特类型标识位为标志所述输入数据包中的比特类型；

S2、并行输出控制器将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；

S3、并行输出处理器根据输入的所述数据包参数和比特类型标志位，对输入的所述输入数据包进行处理并输出。

如前所述，在LTE协议(为行文简便，如非特别指出，下文中的“协议”即指LTE协议)中，信道编码器的输出数据包产生3路输出比特流，信道编码器的这3路输出比特流，将作为并行速率匹配装置的3路输入数据。其中，每一路数据都包含M个并行比特流，共3M个并行比特流。前级信道编码结束时产生本装置的启动信号，提供本装置需要的数据包参数：3M个并行比特流的总长度K，比特选择的循环起始位置k₀和循环结束位置N_cb，速率匹配输出比特长度E。比特选择的循环起始位置k₀表示当前信道编码器输出数据包在对应循环缓冲区中进行比特重复输出时的第一次循环的第一个比特的读取位置；循环结束位置N_cb表示当前信道编码输出数据包在对应循环缓冲区中进行比特重复输出时每次循环的最后一个比特的读取位置。循环过程是指：第一次循环输出从k₀开始输出数据，当第一次循环读取完N_cb所表示位置处的数据后，以后每次循环都是从循环缓冲区的首位置开始输出数据。由于循环缓冲区中包含速率匹配插入的NULL比特，因此从循环缓冲区中读取数据后要进行打孔，即剔除NULL操作。当打孔结束后的有效比特长度满足E值时，循环结束。

如图3所示，本发明实施例中的并行速率匹配装置的结构主要包含以下几个单元：

并行输入控制器A：实时计算本装置的当前输入数据包(为行文简便，如非特别指出，下文中的“输入数据包”即指信道编码器输出数据包的3M个比特流和本装置针对信道编码器输出数据包插入的NULL比特，即输入数据包包括信道编码输出比特和NULL比特)的并行交织规律，产生每个输入比特在循环缓冲区中的保存地址。

循环缓冲区B：在本发明实施例中，包含有H(H≥1)个循环缓冲区，每一个循环缓冲区都是一个内部包含多个RAM的RAM组，每个RAM组中，RAM数量在满足使该RAM组的总存储容量至少可以存储一个最大长度的输入数据包的条件下，可以任意设置，例如，在图3中，RAM组0包括m个RAM，RAM组1包括n个RAM。每个输入数据包在循环缓冲区B的写地址由并行输入控制器A产生，读地址由并行输出控制器C产生。并行输入控制器A每个时钟周期向存储当前输入数据包的RAM组中写入3M个比特。每个RAM组采用读写互锁机制，即，在并行输入控制器A将本装置的输入数据包写入某个RAM组的过程中，并行输出控制器C不能从这个RAM组读取数据。在图3的示例中，H＝2，即循环缓冲区B包括RAM组B1和RAM组B2，这样可以实现读写的乒乓操作，即在读RAM组B1时，写RAM组B2；或者在写RAM组B1时，读RAM组B2。

并行输出控制器C：并行读取循环缓冲区B中的数据。

NULL比特剔除单元D：对并行输出控制器同一时钟周期输出的并行输出数据进行NULL比特的剔除操作。

数据拼接单元E：根据NULL比特剔除单元D得到的相同时刻的有效比特流及数目进行比特流的实时拼接，从而得到有效结果并行输出。

其中，可以将NULL比特剔除单元D和数据拼接统称为并行输出处理器F(图中未示出)，该并行输出处理器可以对并行输出控制器D的输出数据进行各种处理操作，在本实施例中，这些处理操作包括NULL比特剔除和数据拼接处理，可以理解，如果需要对并行比特进行其他处理，同样可以通过在并行输出处理器F中增加相应的具体处理单元来实现。

如图4所示，本发明具体实施例的方法流程主要包括：

步骤S11，并行输入控制器根据各个RAM组的空闲指示信号，检测是否存在空闲RAM组。如果有，则执行步骤S12，启动前级信道编码器；否则，继续重复步骤S11，即继续检测是否存在空闲RAM组。一般的，系统启动的时候，每个RAM组都处于空闲状态，当一个输入数据包全部写入某个RAM组时，这个RAM组处于被占用状态。每个输入数据包只能存储在一个空闲的RAM组中，并且每个RAM组在写入一个输入数据包，而此数据包的输出没有结束之前不能再写入新的输入数据包。当一个RAM组中的数据包全部匹配完毕，也即进行完随后的速率匹配操作之后，则这个RAM组重新回到空闲状态。

步骤S12，前级信道编码器输出比特流。并行输入控制器根据参数K和协议公式 $K\≤(R_{\mathrm{subblock}}^{\mathrm{TC}}\×32)$ 得到最小的

即子块交织矩阵行数。再根据协议公式 $N_D=(R_{\mathrm{subblock}}^{\mathrm{TC}}\×32-K)$ 计算插入的NULL比特数目N_D，实时计算当前信道场景下3M个并行输入比特流和插入的NULL比特的存储地址，并对比特类型进行标志。在本发明实施例中，以00表示输入比特0，以01表示输入比特1，以11表示插入的NULL比特。按照所得的存储地址，相同时钟周期的并行输入比特、NULL比特和比特类型标志位可以在一个时钟周期内写入到对应的空闲RAM组中。存储输入比特流时，还要记录此RAM组中存储数据对应的数据包参数。步骤S12执行完毕后，执行步骤S13。

步骤S13，在至少一个RAM组处于被占用状态后，则流程操作包括了两个分支，即输入分支1和输出分支2，输入分支1即前级信道编码器和并行输入控制器重复步骤S11和步骤S12直到H个RAM组全部被占用后停止前级信道编码器，并进入步骤S21；输出分支2则是由并行输出控制器执行以下的步骤S21、步骤22，以及并行输出处理器执行后续的步骤S31、步骤S32和步骤S33的操作。在输入分支1开始执行后，只要有一个RAM组被占用，那么在输入分支1继续执行的同时执行输出分支2。

步骤S14，停止前级信道编码器，并进入步骤S21。

步骤S21，并行输出控制器检测循环缓冲区中是否存在被占用的RAM组，如果没有，则返回步骤S11；否则，只要存在被占用的RAM组，就执行步骤S22。

步骤S22，进行被占用RAM组的并行输出。根据RAM组对应的参数k₀和参数N_cb得到并行输出的循环起始地址和循环结束地址。循环起始地址和循环结束地址可以指向这个RAM组中的相同RAM，也可以指向这个RAM组中的不同RAM。输出地址从循环起始地址开始递增，每次加1，在一个时钟周期只能指向一个RAM。如果当前时钟周期的输出地址指向了某一个RAM的最后一个存储地址，则下一时钟周期的输出地址指向下一个RAM的第一个存储地址。当输出地址递增到循环结束地址时，下一时钟周期的输出地址指向第1个RAM的首地址。每个时钟周期并行输出控制器的并行输出位宽是2L，即从输出地址读取L个待判断的比特和L个标志位，L是大于1的整数。

步骤S31，NULL比特剔除单元D根据步骤S22读出的标志位，提取L个待判断比特中的有效比特。有效比特是来自信道编码器输出数据包的比特，也即信道编码输出比特，而不是本装置插入的NULL比特。提取时将有效比特按照在L个待判断的比特中的位置前后关系排列在NULL比特剔除单元D的位宽为L的并行输出比特上。排列时按从低到高顺序进行，低位在前，高位在后，第1个比特位为最低位，第L个比特位为最高位。同时，统计同一时钟周期输出的L个待判断的比特中的有效比特个数J(1≤J≤L)。例如，在L个待判断的比特中只包含两个有效比特，分别位于第1个比特位和第L个比特位上。那么第1个比特位上的有效比特排列在单元D的L个并行输出比特的第1个比特位上，第L个比特位上的有效比特排列在单元D的L个并行输出比特的第2个比特位上。

步骤S32，数据拼接单元E根据步骤S31的NULL比特剔除单元D输出的当前时钟周期有效比特个数J以及上一时钟周期输出后剩余的有效比特个数R这几个信息对NULL比特剔除单元D每个时钟周期输出的L个并行输出比特中的有效比特进行拼接，当某个时钟周期拼接得到L个有效比特时输出这L个有效比特。例如，在第1个时钟周期，NULL比特剔除单元D提取J1个有效比特，即当前时钟周期有效比特个数为J1，上一时钟周期有效比特剩余个数为0，此时，如果J1＝L，则输出L个有效比特，剩余有效比特为R1＝0；否则，不产生输出，剩余有效比特为R1＝J1个，继续下一时钟周期的有效比特拼接。在第2个时钟周期，NULL比特剔除单元D提取J2个有效比特，即当前时钟周期有效比特个数为J2，上一时钟周期有效比特剩余R1个，此时，如果R1+J2≥L，则输出L个有效比特，剩余有效比特为R2＝R1+J2-L个；否则，不产生输出，剩余有效比特为R2＝R1+J2个，继续下一时钟周期的有效比特拼接。在第3个时钟周期，NULL比特剔除单元D提取J3个有效比特，则当前时钟周期有效比特个数为J3，上一时钟周期有效比特剩余R2个，此时，如果R2+J3≥L个，则输出L个有效比特，剩余有效比特为R3＝R2+J3-L个；否则，不产生输出，剩余有效比特为R3＝R2+J3个，继续下一时钟周期的有效比特拼接。

步骤S33，当数据拼接单元E输出有效比特总数大于等于速率匹配输出比特长度E时，停止输出对应RAM组的数据，释放此RAM组，返回步骤S31。其中，当数据拼接单元E输出有效比特总数大于参数E时，多余的有效比特可以丢弃，也可以保留。

本发明中的并行输入控制器实时计算相同周期信道编码器并行输出比特流和速率匹配插入的NULL比特的交织规律，每个循环缓冲区由多个RAM构成，这样就可以在一个时钟周期内将同一时钟周期的输入比特存入到循环缓冲区，从而实现并行输入，减少了输入时延。并行输出控制器和并行输出处理器可以根据比特类型标志位实现输入数据包的并行NULL比特剔除以及NULL比特剔除后的有效比特拼接，从而减少了输出时延。本发明可以使用多个循环缓冲区，这样并行输出控制器和并行输出处理器在对一个数据包进行并行输出操作时，并行输入控制器可以读入下一个待处理的数据包，这样也减少了系统的处理时间。

本发明采用全并行处理，使得系统的峰值吞吐率得到了很大提高。由于实现了并行处理，速率匹配装置的数目得到减少，也不需要和前级并行信道编码器之间添加并/串转换器和轮询调度器，这样节省了系统消耗的电路资源。速率匹配装置的上述结构设置简化了信道编码与速率匹配之间的耦合，降低了系统调度的复杂度。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，但这只是为便于理解而举的实例，不应认为本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，可以做出各种可能的等同改变或替换，这些改变或替换都应属于本发明的保护范围。

Claims (11)

1.一种长期演进系统中的速率匹配装置,用于对信道编码器的输出数据包进行速率匹配，所述输出数据包含有数据包参数，其特征在于，包括：依次连接的并行输入控制器、至少一个循环缓冲区、并行输出控制器、并行输出处理器；所述并行输入控制器用于将所述数据包参数和其对应的输入数据包、比特类型标志位写入所述循环缓冲区；所述并行输出控制器用于将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；所述并行输出处理器用于根据输入的所述数据包参数和比特类型标志位对输入的所述输入数据包进行处理并输出，其中，所述输入数据包为由所述输出数据包插入NULL比特而形成的数据包；比特类型标志位为标志所述输入数据包中的比特类型。

2.如权利要求1所述的装置，其特征在于，每个循环缓冲区包括至少两个RAM。

3.如权利要求1所述的装置，其特征在于，所述数据包参数包括所述输出数据包的比特总长度、比特选择的循环起始地址和循环结束地址、以及速率匹配要求的输出比特长度。

4.如权利要求1至3中任一项所述的装置，其特征在于，所述并行输入控制器具体用于根据所述数据包参数实时计算所述输入数据包中的信道编码输出比特和插入NULL比特的交织规律；根据该交织规律产生所述信道编码输出比特和NULL比特在所述循环缓冲区中的存储地址，并按所述存储地址在同一个时钟周期将属于相同时钟周期的信道编码输出比特和NULL比特写入到循环缓冲区中；并写入相应的所述比特类型标志位以及数据包参数。

5.如权利要求1至3中任一项所述的装置，其特征在于，所述并行输出处理器包括NULL比特剔除单元和数据拼接单元，所述NULL比特剔除单元用于剔除并行输出控制器输出的所述输入数据包中的NULL比特，得到有效比特，所述数据拼接单元用于对所述有效比特进行拼接，得到满足速率匹配要求的输出比特。

6.一种长期演进系统中的速率匹配方法，其特征在于，包括：

S1、并行输入控制器将信道编码器的输出数据包的数据包参数和其对应的输入数据包、比特类型标志位写入循环缓冲区；其中，所述输入数据包为由所述输出数据包插入NULL比特而形成的数据包；比特类型标志位为标志所述输入数据包中的比特类型；

S2、并行输出控制器将从所述循环缓冲区读取的所述数据包参数和所述数据包参数对应的所述输入数据包以及所述比特类型标志位向并行输出处理器输出；

S3、并行输出处理器根据输入的所述数据包参数和比特类型标志位，对输入的所述输入数据包进行处理并输出。

7.如权利要求6所述的方法，其特征在于，每个循环缓冲区包括至少两个RAM。

8.如权利要求6所述的方法，其特征在于，所述数据包参数包括所述信道编码器的输出数据包的比特总长度、比特选择的循环起始地址和循环结束地址、以及速率匹配要求的输出比特长度。

9.如权利要求6至8中任一项所述的方法，其特征在于，并行输入控制器具体按如下方式将所述输入数据包、比特类型标志位以及数据包参数写入循环缓冲区：根据所述数据包参数实时计算所述输入数据包中的信道编码输出比特和插入NULL比特的交织规律；根据该交织规律产生所述信道编码输出比特和NULL比特在所述循环缓冲区中的存储地址，并按所述存储地址在同一个时钟周期将属于相同时钟周期的信道编码输出比特和NULL比特写入到循环缓冲区中；并写入相应的所述比特类型标志位以及数据包参数。

10.如权利要求6至8中任一项所述的方法，其特征在于，并行输出处理器对并行输出控制器的输出数据的并行输出处理包括：根据比特类型标志位剔除并行输出控制器输出的所述输入数据包的NULL比特，得到有效比特；对所述有效比特进行拼接，得到满足速率匹配要求的输出比特。

11.如权利要求6至8任一项所述的方法，其特征在于，所述步骤S1和步骤S2同时进行。

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