CN101615260A - 半导体集成电路、安装有该电路的ic卡和该ic卡操作方法 - Google Patents

半导体集成电路、安装有该电路的ic卡和该ic卡操作方法 Download PDF

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Abstract

提供一种半导体集成电路、安装有该电路的IC卡和该IC卡操作方法，其中可以在短时间内接收至少三种接收信号中的任一种接收信号。来自天线的射频信号并行供应给在解调器电路中包括的第一和第二解调器电路。第一解调器电路解调第一调制程度的第一接收信号。第二解调器电路解调具有第一通信开始信号(SOF)的第二接收信号和具有第二通信开始信号(前导)的第三接收信号。第一和第二解调器电路的解调输出信号供应给确定电路。当确定第一解调器电路的解调输出时，确定目前接收第一接收信号。当确定第二解调器电路对第二接收信号的解调输出时，确定目前接收第二接收信号。当确定第二解调器电路对第三接收信号的解调输出时，确定目前接收第三接收信号。

Description

半导体集成电路、安装有该电路的IC卡和该IC卡操作方法
相关申请的交叉引用
包括说明书、附图和说明书摘要、于2008年6月27日提交的日本专利申请No.2008-168471的公开内容通过整体引用而结合于此。
技术领域
本发明涉及一种半导体集成电路、一种安装有该半导体集成电路的IC卡和一种用于该IC卡的操作方法，并且具体地涉及对于在短时间内接收至少三种接收信号中的任一种接收信号有用的技术。
背景技术
根据国际标准ISO/IEC 14443，具有非接触接口的IC卡称为PICC并且进行与称为PCD的读取器/写入器的射频通信。ISO代表国际标准化组织，而IEC代表国际电工委员会。PICC代表邻近卡，而PCD代表邻近耦合设备。
例如，如以下非专利文献1中所示，在国际标准ISO/IEC 14443A类中，从PCD到PICC的通信使用以ASK 100％幅度调制方法中的改进型密勒方法为基础的编码系统。然而，在国际标准ISO/IEC14443 B类中，从PCD到PICC的通信使用以ASK 100％幅度调制方法中的NRZ-L方法为基础的编码方法。NRZ-L代表不归零电平。ASK代表作为数字调制方法之一的幅移键控。
例如，如以下非专利文献2中所示，国际标准ISO/IEC 14443规定，应当在PCC进入操作场中之后5毫秒内接受请求。还规定，A类PICC无论接收B类什么命令都应当在5毫秒内接受A类请求命令。相似地规定，B类PICC无论接收A类什么命令都应当在5毫秒内接受B类请求。
另外，如非专利文献2中所述，在A类初始化中，A类PICC按照A类请求命令从空闲状态转变成就绪状态，并且按照选择命令从就绪状态转变成活跃状态，而且按照暂停命令从活跃状态转变成暂停状态。就绪状态具有防冲突环。
如以下非专利文献2和专利文献5中所述，在B类初始化中，B类PICC在空闲状态中等待B类请求命令。这一请求命令使B类PICC预备生成应用族标识符(AFI)、属性信息参数(PARAM)和循环冗余校验检错码(CRC)。在检测到AFI符合时，B类PICC向PCD传输对B类请求的响应。这一响应包括伪唯一标识符(PUPI)、应用信息(应用数据)、协议信息和循环冗余校验检错码(CRC)。随后，在接受PICC选择命令时，B类PICC向PCD传输对该接受的响应并且转变成活跃状态。B类传输数据称为作为帧的字符，并且该帧由SOF(帧开始)和EOF(帧结束)界定。各SOF和EOF包括一个下降沿和预定长度的逻辑“0”。
近年来，已经广泛使用称为近场通信(NFC)的近程无线通信技术，该技术实现家用电器和数字媒体之间面向消费者的无线通信连接并且简化和扩展对内容和商业账户的处理。这一NFC技术具有与现有各种通信方法的兼容性并且使得可以使用13.56MHz的射频频率按照847kbps的最大通信速率和按照约10cm的距离执行近程通信。具体而言，NFC技术安装于具有如下内置IC卡微型计算机(安全芯片)的移动电话终端中，该微型计算机具有电子结算功能，其目的在于增强终端用户侧对诸如在商店购买的商品的非接触支付、在车站对运输费的非接触支付等各种非接触电子结算实际使用的便利性。NFC代表近场通信。
以下非专利文献3描述了国际标准ISO/IEC 18092 NFC的内容。ISO/IEC 18092 NFC的传送速率为212kbps到424kbps的通信利用调制方法为ASK 8％至30％幅度调制的以曼彻斯特方法为基础的编码系统。在无源通信模式中，发起方生成向目标方供应能量的射频电场。另一方面，在有源通信模式中，发起方和目标方交替地生成射频电场。
在ISO/IEC 18092的三个传送速率(106kbps、212kbps和424kbps)之一的通信的初始化中，将应用切换成有源通信模式并且选择三个传送速率之一。在传送速率为212kbps或者424kbps的无源通信模式的初始化中，在数据分组之前插入前导。该前导包括逻辑“0”被编码在其中的最少48位。
以下专利文献1描述了一种可以按照ISO/IEC 14443的以下各种通信过程由CPU的如下判断部分根据应用来通信的非接触IC卡，该判断部分规定从卡读取器/写入器传输的信号的调制方法和编码系统。
以下专利文献2描述了一种邻近型非接触IC卡，其中ISO/IEC14443 A类请求信号由ASK 100％幅度解调电路和改进型密勒解码电路处理，而B类请求信号由ASK 10％幅度解调电路和NRZ-L解码电路处理。由于接收A类和B类请求信号之一而另一请求信号被错误地处理并且变成无意义的位串，所以算术电路比较两个输出值并且选择有意义的信号。用于算术运算的应用存储于IC卡的非易失性存储器中，并且通信方法可以使用A类或者B类。然而，IC卡的优先级表描述了出于读取器/写入器设备所致的供应电压裕度不充分等原因而将B类优先级设置得较高。
另一方面，以下专利文献3描述了一种包括比如天线线圈、整流器电路、功率电路、CPU、解调器电路、调制器电路、非接触控制电路、ROM、RAM和EEPROM这样的部件的非接触IC卡。除了天线线圈以外的部件集成于硅衬底上。非接触控制电路包括检测高速类前导的第一检测器电路和检测ISO/IEC 14443 B类SOF的第二检测器电路。高速类是曼彻斯特编码方法中的前导报头系统，而B类是NRZ编码方法中的SOF报头系统。第一检测器电路的报头检测信号和第二检测器电路的报头检测信号供应给通信方法检测电路。通过CPU的程序执行的第一处理来处理来自第一检测器电路的输出，并且通过CPU的程序执行的第二处理来处理来自第二检测器电路的输出。第一处理和第二处理之一的无用处理的执行由通信方法检测电路中的高速类或者B类的重合检测输出信号禁止。
以下专利文献4描述了一种非接触IC卡，该IC卡区别向ISO/IEC 14443B类中的传输数据的开头添加的SOF信号的逻辑值“0”的长时间宽度和ISO/IEC 18092的曼彻斯特码的传输数据的逻辑值“0”的短时间宽度。
(非专利文献1)D.Baddeley，″Final Committee Draft ISO/IEC14443-2″Identification cards-Contactless integrated circuit(s)cards-Proximity cards-Part 2：Radio frequency power and signal interface，http://www.waaza.org/download/fcd-14443-2.pdf(检索于2008年5月30日)。
(非专利文献2)D.Baddeley，″FINAL COMMITTEE DRAFTISO/IEC 14443-3″Identification cards-Contactless integrated circuit(s)cards-Proximity cards-Part 3：Initialization and anticollision，http://www.waaza.org/download/fcd-14443-3.pdf(检索于2008年5月30日)。
(非专利文献3)INTERNATIONAL STANDARD ISO/IEC18092，″Information technology-Telecommunications and informationexchange between systems-Near Field Communication-Interface andProtocol(NFCIP-1)″，http://stadards.iso.org/ittf/licence.html(检索于2008年5月30日)。
(专利文献1)日本专利公开No.2008-059271
(专利文献2)日本专利公开No.2003-249870
(专利文献3)日本专利公开No.2006-060363
(专利文献4)日本专利公开No.2006-072678
(专利文献5)美国专利No.7364083-B2，说明书
发明内容
在本发明之前，本发明人从事对具有如下非接触接口的IC卡的开发，该非接触接口安装于在与非接触读取器/写入器设备的通信中使用NFC技术的移动电话中。已经变得有必要让非接触IC卡安装如上所述三种NFC通信功能：ISO/IEC 14443A类通信功能、ISO/IEC 14443B类通信功能和ISO/IEC 18092的通信功能。
非接触IC卡不仅可以安装于具有电池的移动电话中而且可以用作无电池的IC卡单体。在其中非接触IC卡用作无电池的IC卡单体的环境中，来自IC卡的内部电路的操作功率电压仅由如下操作电压供应，该操作电压是通过对由非接触读取器/写入器设备传输而由天线接收的射频载波信号进行整流和平滑来生成的。从非接触读取器/写入器设备接收射频载波信号的天线由如下螺旋形线圈组成，该螺旋形线圈由设置于IC卡的树脂模制绝缘衬底的表面之上的印刷布线形成。通过对用天线接收的射频载波信号进行整流和平滑来生成的操作电压的驱动能力比较小。
另一方面，在非接触IC卡的实际操作环境中，难以预测非接触IC卡进入三种之中哪一类非接触读取器/写入器设备的通信范围内。另一方面，由国际标准ISO/IEC 14443规定的A类和B类IC卡需要在进入操作场之后5毫秒内接受请求命令。然而，本发明人的考察已经澄清，难以在通过对由天线接收的射频载波信号进行整流和平滑来生成的操作电压的比较小的驱动能力之下并行操作接受三种请求命令的用于三个命令的三个检测器电路。另一方面，本发明人已经研究用以随机切换用于一个命令的检测器电路的命令接收功能的方法。然而，本发明人的考察已经澄清，也难以在由国际标准规定的5毫秒内接收请求命令。
作为本发明人在本发明之前进行的考察结果，实现了本发明。
因此，本发明的一个目的在于在短时间内接受至少三种接收信号中的任一类接收信号。
本发明的另一目的在于减少在接收任一上述类型的接收信号时的功率消耗。本发明的又一目的在于使得可以在从由天线接收的射频信号生成的操作电压的较小驱动能力之下操作。
本发明的其它目的和新特征将从本说明书和附图的描述中变得清楚。
下文是对本申请中公开的发明中的一个典型发明的简短说明。
也就是，根据本发明的典型半导体集成电路(U2)包括第一天线耦合端子(LA)、第二天线耦合端子(LB)、功率电路(U3)、解调器电路(U7)和确定电路(U16)。
在第一天线耦合端子与第二天线耦合端子之间供应天线(L1)的射频信号。功率电路通过对射频信号进行整流和平滑来生成操作电压(VDD)并且将生成的操作电压供应给解调器电路和确定电路。
解调器电路(U7)包括天线(L1)的射频信号被并行供应到的第一解调器电路(U14)和第二解调器电路(U15)。第一解调器电路(U14)解调作为射频信号的具有第一调制程度(100％)的第一接收信号(A类)并且生成第一解调输出信号(二进制信号A)。第二解调器电路(U15)解调作为射频信号的具有第二调制程度(10％)且具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)并且也解调具有第二调制程度且具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)。因而，第二解调器电路(U15)生成第二解调输出信号(二进制信号B)。
第一解调器电路(U14)的第一解调输出信号和第二解调器电路(U15)的第二解调输出信号供应给确定电路(U16)(参照图1)。
当确定电路(U16)确定第一解调器电路(U14)生成第一解调输出信号时，确定电路(U16)确定目前接收作为射频信号的具有第一调制程度的第一接收信号(图7中的步骤F4-2、步骤F4-4)。当确定电路(U16)确定第一解调器电路(U14)没有生成第一解调输出信号时，确定电路确定第一通信开始信号的格式与第二通信开始信号的格式之间的差异(图7中的步骤F4-3)。当确定电路(U16)确定第二解调器电路(U15)通过解调具有第一格式的第一通信开始信号的第二接收信号(B类)来生成第二解调输出信号时，确定电路(U16)确定目前接收第二接收信号(图7中的步骤F4-3、步骤F4-5)。当确定电路(U16)确定第二解调器电路(U15)通过解调具有第二格式的第二通信开始信号的第三接收信号(“18092”)来生成第二解调输出信号时，确定电路(U16)确定目前接收第三接收信号(图7中的步骤F4-3、步骤F4-6)。
下文简短地说明通过由本申请公开的发明中的一个典型发明来获得的效果。也就是，根据本发明，可以在短时间内接受至少三种接收信号中的任一类接收信号。
附图说明
图1是图示了根据本发明一个实施例的非接触IC卡的基本配置的图；
图2(A)是图示了在ASK调制程度是ISO/IEC 14443A类中的100％情况下在非接触IC卡中从非接触读取器/写入器设备接收的接收信号的波形的图；
图2(B)是图示了在ASK调制程度是ISO/IEC 14443B类和ISO/IEC 18092中的10％情况下在非接触IC卡中从非接触读取器/写入器设备接收的接收信号的波形的图；
图3是图示了ISO/IEC 14443B类传输数据的帧结构的图；
图4是图示了ISO/IEC 18092的传输数据分组的结构的图；
图5是图示了在从非接触读取器/写入器设备传输到非接触IC卡的ISO/IEC 14443B类传输数据的传输速度分别是106kbps、212kbps、424kbps和848kbps的情况下在帧开头的通信开始信号SOF的时域长度的图；
图6是图示了在从非接触读取器/写入器设备传输到非接触IC卡的ISO/IEC 18092的传输数据的传输速度分别是212kbps、424kbps和848kbps的情况下在传输数据分组开头的前导的逻辑“0”的时域长度的图；
图7是用于说明图1的非接触IC卡在非接触IC卡检测来自非接触读取器/写入器设备的接收信号是A类、B类和“18092”中的哪种数据通信方法情况下的操作流程的流程图；
图8是用于说明图1的非接触IC卡在非接触IC在初始接收中没有接收错误、对数据通信方法的确定结果存储于确定结果寄存器中并且在初始接收之后的接收中对数据通信方法的确定被省略的情况下的操作流程的流程图；
图9是用于说明图1的非接触IC卡在非接触IC卡在图7的操作流程中执行从在步骤F4的初始接收到在步骤F5由于接收错误而结束接收的操作之后的操作流程的流程图；
图10是图示了在图1中所示非接触IC卡的半导体集成电路的内部电路中包括的非接触控制电路的配置的图；
图11是图示了在图1中所示非接触IC卡的半导体集成电路的内部电路的非接触控制电路中包括的确定电路的配置的图；
图12是图示了根据本发明一个实施例的半导体集成电路的电路配置的图；
图13是图示了组成图12中所示根据本发明一个实施例的半导体集成电路的各种器件的布局的硅芯片平面图；
图14是图示了在图1中所示非接触IC卡从非接触读取器/写入器设备基于ISO/IEC 14443A类数据通信方法对接收信号进行接收的情况下的操作的图；
图15是图示了在图1中所示非接触IC卡从非接触读取器/写入器设备基于ISO/IEC 14443B类数据通信方法对接收信号进行接收的情况下的操作的图；
图16是图示了在图1中所示非接触IC卡从非接触读取器/写入器设备基于ISO/IEC 18092的数据通信方法对接收信号进行接收的情况下的操作的图；
图17是图示了在图1中所示非接触IC卡从非接触读取器/写入器设备基于ISO/IEC 14443B类数据通信方法对接收信号进行接收之时改变数据通信速度并且非接触IC卡再次基于相同B类来对接收信号进行接收的情况下的操作的图；
图18是图示了在比如图1中所示非接触IC卡U1的ROM(U10)或者EEPROM(U13)这样的非易失性存储器中存储的并且由非接触IC卡U1执行的各种程序的结构的图；
图19是图示了图1中所示非接触IC卡U1的结构的图；以及
图20是图示了安装于移动电话中的图1中所示非接触IC卡的外观的图。
具体实施方式
《典型实施例》首先，说明关于本申请中公开的本发明一个典型实施例的概况。在关于典型实施例的概况说明中在括号内对附图的部件进行引用的标号仅说明在附有该标号的该部件的概念中包括的内容。
(1)根据本发明一个典型实施例的半导体集成电路(U2)包括第一天线耦合端子(LA)、第二天线耦合端子(LB)、功率电路(U3)、解调器电路(U7)和确定电路(U16)。
在第一天线耦合端子与第二天线耦合端子之间供应由天线(L1)接收的射频信号。功率电路通过对射频信号进行整流和平滑来生成操作电压(VDD)并且将生成的操作电压供应给解调器电路和确定电路。
解调器电路(U7)包括第一解调器电路(U14)和第二解调器电路(U15)。在第一天线耦合端子与第二天线耦合端子之间供应的射频信号并行供应给第一解调器电路的输入和第二解调器电路的输入。
第一解调器电路(U14)通过解调作为射频信号的具有第一调制程度(100％)的第一接收信号(A类)来生成第一解调输出信号(二进制信号A)。
第二解调器电路(U15)通过解调作为射频信号的具有与第一调制程度不同的第二调制程度(10％)并且具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)以及具有第二调制程度并且具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号(二进制信号B)。
第一解调器电路(U14)的第一解调输出信号和第二解调器电路(U15)的第二解调输出信号供应给确定电路(U16)(参照图1)。
当确定电路(U16)确定第一解调器电路(U14)生成第一解调输出信号时，确定电路(U16)确定目前接收作为射频信号的具有第一调制程度的第一接收信号(图7中的步骤F4-2、步骤F4-4)。
当确定电路(U16)确定第一解调器电路(U14)没有生成第一解调输出信号时，确定电路确定第一通信开始信号的格式与第二通信开始信号的格式之间的差异(图7中的步骤F4-3)。
当确定电路(U16)确定第二解调器电路(U15)通过解调具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)来生成第二解调输出信号时，确定电路(U16)确定目前接收作为射频信号的第二接收信号(图7中的步骤F4-3、步骤F4-5)。
当确定电路(U16)确定第二解调器电路(U15)通过解调具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号时，确定电路(U16)确定目前接收作为射频信号的第三接收信号(图7中的步骤F4-3、步骤F4-6)。
根据该实施例，可以通过使用第一解调器电路(U14)、第二解调器电路(U15)和确定电路(U16)将确定处理进行两次来进行对三种接收信号(A类、B类、“18092”)的接收确定。首先，当通过第一解调器电路(U14)和确定电路(U16)的第一次确定来确定第一解调器电路(U14)通过解调具有第一调制程度(100％)的第一接收信号(A类)来生成第一解调输出信号时，可以在极短时间内确定目前接收作为射频信号的第一接收信号(A类)。同时，可以认为当前第一次确定本身与如专利文献2中所述通过选择ASK100％幅度调制电路、ASK 10％幅度调制电路和算术电路来进行的确定基本上相同。
接着，当第一次确定的结果为否定时并且当通过使用第二解调器电路(U15)和确定电路(U16)的第二次确定来确定第二解调器电路(U15)通过解调具有第一通信开始信号(SOF)的第二接收信号(B类)而生成第二解调输出信号时，可以确定目前接收作为射频信号的第二接收信号(B类)。反言之，当第二次确定的确定结果是第二解调器信号(U15)通过解调具有第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号时，可以确定目前接收作为射频信号的第三接收信号(“18092”)。同时，可以认为当前第二次确定本身与如专利文献3中所述高速类前导与B类SOF之间的区别以及在专利文献4中所述B类SOF与“18092”的曼彻斯特码的传输数据的逻辑值“0”之间的区别基本上相同。
按照所述方式，根据该实施例，可以通过按照上述序列将确定处理进行两次而在短时间内接收至少三种接收信号(A类、B类和“18092”)中的任一种接收信号。在专利文献2、专利文献3和专利文献4中没有发现如下描述，该描述提出通过按照上述序列将确定处理进行两次而在短时间内接收至少三种接收信号中的任一种接收信号。
根据一个优选实施例，当确定电路(U16)确定第一解调器电路(U14)生成第一解调输出信号时，由确定电路生成的控制信号(低功率消耗模式信号)暂停第二解调器电路(U15)的操作(参照图1和图14)。
当确定电路(U16)确定第一解调器电路(U14)没有生成第一解调输出信号时，由确定电路生成的控制信号暂停第一解调器电路(U14)的操作(参照图1、图15和图16)。
根据该优选实施例，可以减少在接收至少三种接收信号时的功率消耗。
根据一个更优选实施例，第一接收信号(A类)、第二接收信号(B类)和第三接收信号(“18092”)是ASK调制信号，并且第一调制程度和第二调制程度是ASK调制程度，而且第二调制程度具有比第一调制程度更小的ASK调制程度。
第一解调器电路(U14)可以通过解调具有ASK调制程度大的第一调制程度的第一接收信号(A类)来生成第一解调输出信号(二进制信号A)。
第二解调器电路(U15)可以通过解调具有ASK调制程度小的第二调制程度的第二接收信号(B类)和第三接收信号(“18092”)来生成第二解调输出信号(二进制信号B)。
根据一个进一步优选实施例，第二接收信号(B类)的第一格式的第一通信开始信号(SOF)是先于第一用户数据(字符)的第一报头信息。
第三接收信号(“18092”)的第二格式的第二通信开始信号(前导)是先于第二用户数据(PD0、PD1......PDn)的第二报头信息。
根据一个具体实施例的半导体集成电路(U2)还包括中央处理单元(U12)、随机存取存储器(U10)、非易失性存储器(U11、U13)、接收电路(U19)、传输电路(U20)和调制器电路(U8)。
中央处理单元执行的处理程序存储于非易失性存储器中。
在由第一解调器电路(U14)生成的第一解调输出信号中包括的第一接收数据和在由第二解调器电路(U15)生成的第二解调输出信号中包括的第二接收数据经由接收电路(U19)存储于随机存取存储器(U10)中。
在随机存取储存器(U10)中存储第一接收数据和第二接收数据之一之前，将中央处理单元(U12)控制成低功率消耗状态。
响应于第一接收数据和第二接收数据中的在随机存取存储器(U10)中存储的接收数据，中央处理单元(U12)从低功率消耗状态转变成操作状态，并且转变成操作状态的中央处理单元可以读取随机存取存储器的存储数据。
中央处理单元根据处理程序处理从随机存取存储器读取的存储数据并且在随机存取存储器中存储相关的处理数据。在存储处理数据之后，中央处理单元从操作状态转变成低功率消耗状态。
传输电路(U20)从随机存取存储器(U10)读取处理数据并且将读出数据传送到调制器电路(U8)。响应于相关的传送数据，解调器电路生成将要从天线(L1)发送的射频传输信号(参照图14、图15、图16和图17)。
根据该更具体实施例，第一接收信号符合国际标准ISO/IEC14443A类，第二接收信号符合国际标准ISO/IEC 14443B类，并且第三接收信号符合国际标准ISO/IEC 18092。
(2)根据本发明另一观点的一个典型实施例的IC卡包括安装于衬底之上的半导体集成电路和由布线形成的天线。
半导体集成电路(U2)具有第一天线耦合端子(LA)、第二天线耦合端子(LB)、功率电路(U3)、解调器电路(U7)和确定电路(U16)。
在第一天线耦合端子与第二天线耦合端子之间供应由天线(L1)接收的射频信号。功率电路通过对射频信号进行整流和平滑来生成操作电压(VDD)并且将生成的操作电压供应给解调器电路和确定电路。
解调器电路(U7)包括第一解调器电路(U14)和第二解调器电路(U15)。在第一天线耦合端子与第二天线耦合端子之间供应的射频信号并行供应给第一解调器电路的输入和第二解调器电路的输入。
第一解调器电路(U14)通过解调作为射频信号的具有第一调制程度(100％)的第一接收信号(A类)来生成第一解调输出信号(二进制信号A)。
第二解调器电路(U15)通过解调作为射频信号的具有与第一调制程度不同的第二调制程度(10％)并且具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)以及具有第二调制程度并且具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号(二进制信号B)。
第一解调器电路(U14)的第一解调输出信号和第二解调器电路(U15)的第二解调输出信号供应给确定电路(U16)(参照图1)。
当确定电路(U16)确定第一解调器电路(U14)生成第一解调输出信号时，确定电路(U16)确定目前接收作为射频信号的具有第一调制程度的第一接收信号(图7中的步骤F4-2、步骤F4-4)。
当确定电路(U16)确定第一解调器电路(U14)没有生成第一解调输出信号时，确定电路确定第一通信开始信号的格式与第二通信开始信号的格式之间的差异(图7中的步骤F4-3)。
当确定电路(U16)确定第二解调器电路(U15)通过解调具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)来生成第二解调输出信号时，确定电路(U16)确定目前接收作为射频信号的第二接收信号(图7中的步骤F4-3、步骤F4-5)。
当确定电路(U16)确定第二解调器电路(U15)通过解调具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号时，确定电路(U16)确定目前接收作为射频信号的第三接收信号(图7中的步骤F4-3、步骤F4-6)。
(3)本发明又一观点的一个典型实施例涉及一种IC卡的操作方法，该IC卡包括安装于衬底之上的半导体集成电路和由布线形成的天线。
半导体集成电路(U2)具有第一天线耦合端子(LA)、第二天线耦合端子(LB)、功率电路(U3)、解调器电路(U7)和确定电路(U16)。
在第一天线耦合端子与第二天线耦合端子之间供应由天线(L1)接收的射频信号。功率电路通过对射频信号进行整流和平滑来生成操作电压(VDD)并且将生成的操作电压供应给解调器电路和确定电路。
解调器电路(U7)包括第一解调器电路(U14)和第二解调器电路(U15)。在第一天线耦合端子与第二天线耦合端子之间供应的射频信号并行供应给第一解调器电路的输入和第二解调器电路的输入。
第一解调器电路(U14)通过解调作为射频信号的具有第一调制程度(100％)的第一接收信号(A类)来生成第一解调输出信号(二进制信号A)。
第二解调器电路(U15)通过解调作为射频信号的具有与第一调制程度不同的第二调制程度(10％)并且具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)以及具有第二调制程度并且具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号(二进制信号B)。
第一解调器电路(U14)的第一解调输出信号和第二解调器电路(U15)的第二解调输出信号供应给确定电路(U16)(参照图1)。
当确定电路(U16)确定第一解调器电路(U14)生成第一解调输出信号时，确定电路(U16)确定目前接收作为射频信号的具有第一调制程度的第一接收信号(图7中的步骤F4-2、步骤F4-4)。
当确定电路(U16)确定第一解调器电路(U14)没有生成第一解调输出信号时，确定电路(U16)确定第一通信开始信号的格式与第二通信开始信号的格式之间的差异(图7中的步骤F4-3)。
当确定电路(U16)确定第二解调器电路(U15)通过解调具有第一格式的第一通信开始信号(SOF)的第二接收信号(B类)来生成第二解调输出信号时，确定电路(U16)确定目前接收作为射频信号的第二接收信号(图7中的步骤F4-3、步骤F4-5)。
当确定电路(U16)确定第二解调器电路(U15)通过解调具有第二格式的第二通信开始信号(前导)的第三接收信号(“18092”)来生成第二解调输出信号时，确定电路(U16)确定目前接收作为射频信号的第三接收信号(图7中的步骤F4-3、步骤F4-6)。
《实施例的说明》接着，完全具体地进一步说明一个实施例。在用于说明本发明实施例最佳实施方式的所有图中，具有与前图中相同功能的部件附有相同标号，并且省略其重复说明。
《非接触IC卡的基本配置》图1图示了根据本发明一个实施例的非接触IC卡的基本配置。
图1中所示非接触IC卡U1包括天线L1、谐振电容C1和半导体集成电路U2。天线L1的一端和谐振电容C1的一端耦合到半导体集成电路U2的第一天线耦合端子LA，并且天线L1的另一端和谐振电容C1的另一端耦合到半导体集成电路U2的第二天线耦合端子LB。因此，来自非接触读取器/写入器设备的射频载波信号可以经由天线耦合端子LA和LB作为非接触IC卡U1的操作能量供应给功率电路U3。
来自非接触读取器/写入器设备的接收信号经由非接触IC卡U1的天线耦合端子LA和LB供应给解调器电路U7。另一方面，来自非接触IC卡U1的调制器电路U8的传输信号可以经由天线耦合端子LA、LB、天线L1和谐振电容C1供应给非接触读取器/写入器设备。
半导体集成电路U2包括功率电路U3和内部电路U4。功率电路U3包括整流器电路U5和调节器U6，并且内部电路U4包括解调器电路U7、解调器电路U8和非接触控制电路U9。解调器电路U7包括低灵敏度解调器电路U14和高灵敏度解调器电路U15。低灵敏度解调器电路U14用于从非接触读取器/写入器设备接收ISO/IEC14443A类接收信号。高灵敏度解调器电路U15用于从非接触读取器/写入器设备接收ISO/IEC 14443B类接收信号和ISO/IEC 18092的接收信号。非接触控制电路U9包括确定电路U16、确定结果寄存器U17、接收错误寄存器U18、接收电路U19和传输电路U20。RAM(U10)、ROM(U11)、CPU(U12)、EEPROM(U13)、进行密码处理等的协处理器(未示出)和接口电路(未示出)等经由总线(BUS)耦合到非接触控制电路U9。
图1中所示非接触IC卡U1具有用以根据ASK调制程度和逻辑值的时间宽度来检测来自非接触读取器/写入器设备的接收信号是基于ISO/IEC 14443A类通信方法、ISO/IEC 14443B类通信方法和ISO/IEC 18092通信方法之中的哪种数据通信方法的功能。
当图1中所示非接触IC卡U1进入其中可以接收来自非接触读取器/写入器设备的射频载波信号的操作场中时，非接触IC卡U1的功率电路U3的整流器电路U5和调节器U6生成内部功率供应电压VDD并且将生成的内部功率供应电压VDD作为操作功率电压供应给在内部电路U4中包括的各电路。首先，在天线L1的两端接收的接收信号在初始接收期间供应给解调器电路U7的低灵敏度解调器电路U14和高灵敏度解调器电路U15。另一方面，低灵敏度解调器电路U14的输出和高灵敏度解调器电路U15的输出供应给非接触控制电路U9的确定电路U16。确定电路U16检测目前接收信号是基于A类、B类和“18092”中的哪种数据通信方法。首先，低灵敏度解调器电路U14的输出和高灵敏度解调器电路U15的输出供应给非接触控制电路U9的确定电路U16，并且由确定电路U16检测在初始接收期间接收的接收信号的ASK调制程度。
如后文完全具体地所述，解调器电路U7的低灵敏度解调器电路U14在初始接收期间检测具有ASK调制程度为100％的ISO/IEC14443A类接收信号。另一方面，解调器电路U7的高灵敏度解调器电路U15检测具有ASK调制程度为10％的ISO/IEC 14443B类和ISO/IEC 18092的接收信号。非接触控制电路U9的确定电路U16确定目前接收信号的ASK调制程度是否为低灵敏度解调器电路U14检测的100％或者它是否为高灵敏度解调器电路U15检测的10％。例如，当确定电路U16确定目前接收信号的ASK调制程度是低灵敏度解调器电路U14的100％时，高灵敏度解调器电路U15的操作由低功率消耗模式信号暂停。因而，可以减少在初始接收之后对接收的用户数据的接收处理期间高灵敏度解调器电路U15的无用操作所致的功率消耗。反言之，当确定电路U16确定目前接收信号的ASK调制程度是高灵敏度解调器电路U15的10％时，低灵敏度解调器电路U14的操作由低功率消耗模式信号暂停。因而，可以减少在初始接收之后对接收的用户数据的接收处理期间低灵敏度解调器电路U14的无用操作所致的功率消耗。
《ASK调制程度的检测》图2(A)和图2(B)图示了在非接触IC卡中从非接触读取器/写入器设备接收的接收信号的波形。图2(A)是针对ASK调制程度是ISO/IEC 14443A类中的100％的情况，而图2(B)是针对ASK调制程度是ISO/IEC 14443B类和ISO/IEC18092中的10％的情况。也就是，图2(A)图示了在ASK调制程度是ISO/IEC 14443A类中的100％的情况下接收信号的波形。图2(B)图示了在ASK调制程度是ISO/IEC 14443B类和ISO/IEC 18092中的10％的情况下接收信号的波形。假设幅度调制的接收信号的最小幅度值为“a”而最大幅度值为“b”，则ASK调制程度由|b-a|/|b+a|给定。
图1中所示非接触IC卡U1的内部电路U4的解调器电路U7包括低灵敏度解调器电路U14和高灵敏度解调器电路U15。例如，低灵敏度解调器电路U14具有这样的低检测灵敏度，使得如果最小幅度值“a”与最大幅度值“b”之间的幅度差不大于或者等于90％则幅度差不可检测。高灵敏度解调器电路U15具有这样的高检测灵敏度，使得如果最小幅度值“a”和最大幅度值“b”的幅度差大于或者等于18％则幅度差可检测。
跨天线L1的两端的接收信号供应给图1的解调器电路U7的低灵敏度解调器电路U14的差分输入端子和高灵敏度解调器电路U15的差分输入端子。根据低灵敏度解调器电路U14的输出来生成二进制信号A，并且根据高灵敏度解调器电路U15的输出来生成二进制信号B。
在图2(A)的下部图示了具有低检测灵敏度的低灵敏度解调器电路U14的输出的二进制信号A和具有高检测灵敏度的高灵敏度解调器电路U15的输出的二进制信号B，其中低灵敏度解调器电路U14和高灵敏度解调器电路U15响应于ISO/IEC 14443A类接收信号。在这一情况下，两个输出的波形变得相同。
在图2(B)的下部图示了具有低检测灵敏度的低灵敏度解调器电路U14的输出的二进制信号A和具有高检测灵敏度的高灵敏度解调器电路U15的输出的二进制信号B，其中低灵敏度解调器电路U14和高灵敏度解调器电路U15响应于ISO/IEC 14443B类或者ISO/IEC 18092的接收信号。在这一情况下，根据具有高检测灵敏度的高灵敏度解调器电路U15的输出的二进制信号B，生成针对ASK调制程度为10％的ISO/IEC 14443B类和ISO/IEC 18092的接收信号的检测信号。然而，根据具有低检测灵敏度的低灵敏度解调器电路U14的输出二进制信号A，没有生成针对ASK调制程度为10％的ISO/IEC 14443B类和ISO/IEC 18092的接收信号的检测信号。
《数据通信方法的检测》首先，将从非接触读取器/写入器设备发送到非接触IC卡U1的数据定义为“下行链路数据”，而将从非接触IC卡U1发送到非接触读取器/写入器设备的数据定义为“上行链路数据”。
图7是用于说明图1的非接触IC卡在非接触IC卡检测来自非接触读取器/写入器设备的接收信号是基于A类、B类和“18092”中的哪种数据通信方法情况下的操作流程的流程图。
在图7的步骤F1，当图1中所示非接触IC卡U1进入非接触读取器/写入器设备的操作场中时，非接触IC卡U1的功率电路U3生成内部功率供应电压VDD并且将它作为操作功率电压供应给内部电路U4。
接着，在图7的步骤F2，CPU(U12)经由总线(BUS)读取非接触控制电路U9内部的确定结果寄存器U17的内容。当预先执行对数据通信方法和数据通信速度的确定时，与确定电路U16已经确定的数据通信方法和数据通信速度的确定结果有关的信息存储于确定结果寄存器U17中。在当前情况下，没有预先执行确定并且没有确定结果存储于确定结果寄存器U17中；因此，非接触IC卡U1的状态转变成在图7的步骤F4的初始接收模式。然后，在图7的步骤F4-1的初始接收时段中，执行非接触IC卡U1的解调器电路U7中的低灵敏度解调器电路U14和高灵敏度解调器电路U15的并行解调操作。具有低检测灵敏度的低灵敏度解调器电路U14的输出的二进制信号A和具有高检测灵敏度的高灵敏度解调器U15的输出的二进制信号B供应给确定电路U16。
如图2(A)的下部所述，在接收ISO/IEC 14443A类接收信号时，低灵敏度解调器电路U14的输出的二进制信号A的波形和高灵敏度解调器U15的输出的二进制信号B的波形变得相同。因而，如图7的步骤F4-2的左侧结果中和在步骤F4-4的方法确定中所示，确定电路U16可以基于二进制信号A和二进制信号B具有相同波形这一事实来确定目前接收ASK调制幅度为100％的ISO/IEC 14443A类接收信号。随后，在图7的步骤F4-7，确定电路U16将目前接收为A类的确定结果写入到确定结果寄存器U17中。然后，在图7的步骤F4-10，进行对接收的A类用户数据的接收处理。由于从非接触读取器/写入器设备到非接触IC卡U1的数据通信方法在这时确定为ISO/IEC 14443A类，所以二进制信号的接收用户数据中已经在接收电路U19中进行串行/并行转换的部分在接收的并行数据模式下传送并且存储于RAM(U10)中。接收的并行数据独立于被设置于低功率消耗模式状态中的CPU(U12)经由独占信号线针对每个字节从接收电路U19供应给RAM(U10)。传送的数据例如从固定地址(例如RAM的存储器空间的先导地址)依次地存储于RAM(U10)中。因而，可以抑制与数据传送控制有关的电路规模。
在步骤F5完成接收之后，CPU(U12)从低功率消耗状态返回到操作状态。然后，CPU(U12)例如根据ROM(U11)或者EEPROM(U13)中存储的用于安全电子银行的处理程序来处理RAM(U10)中存储的数据并且再次将处理结果存储于RAM(U10)中。存储于RAM(U10)中的处理结果作为传输并行数据传送到非接触控制电路U9的传输电路U20并且在传输电路U20中转换成ISO/IEC 14443的帧。串行数据的二进制信号C经由调制器电路U8发送到非接触读取器/写入器设备。
当在图7的步骤F4-10的接收处理中出现某个接收错误时，接收电路U19在图7的步骤F4-13将接收错误的结果写入接收错误寄存器U18中。在图7的步骤F5结束接收。当在图7的步骤F4-10的接收中没有出现接收错误并且正常地进行接收时，在步骤F4-13对接收错误寄存器的设置变得没有必要，并且流程进到在步骤F5的结束接收操作。
如图2(B)的下部所述，当接收ISO/IEC 14443B类或者ISO/IEC 18902的接收信号时，可以根据高灵敏度解调器电路U15的输出生成用于ASK调制程度为10％的ISO/IEC 14443B类或者ISO/IEC 18092的接收信号的检测信号作为在高电平与低电平之间改变的二进制信号B。然而在这一情况下，没有根据低灵敏度解调器电路U14的输出来生成在高电平与低电平之间改变的二进制信号A。因而，如图7的步骤F4-2的右侧结果中所示，确定电路U16可以根据二进制信号A和二进制信号B的波形差异来确定目前接收ASK调制程度为10％的ISO/IEC 14443B类还是ISO/IEC 18092的接收信号。
《对二进制信号的脉冲宽度确定》通过由确定电路U16进行的在图7的步骤F4-3对二进制信号B的脉冲宽度确定可以确定目前接收的接收信号是否为ISO/IEC 14443B类或者它是否为ISO/IEC18092。
如非专利文献2中所述，包括预定长度的逻辑“0”的SOF(帧开始)添加到帧(作为将要从非接触读取器/写入器设备传输到非接触IC卡U1的ISO/IEC 14443B类传输数据)的开头。
图3图示了ISO/IEC 14443B类传输数据的帧结构。如图3中所示，在帧的开头包括作为通信开始信号的SOF(帧开始)。在帧的中间包括作为传送用户数据的字符(Character)。继传送用户数据之后添加循环冗余校验检错码(CRC)和作为通信结束信号的EOF(帧结束)。
与之对照，如非专利文献3中所述，作为通信开始信号的包括最少48位的编码逻辑“0”的前导(Preamble)添加到从非接触读取器/写入器设备传输到非接触IC卡U1的ISO/IEC 18092的传输数据分组的开头。
图4图示了ISO/IEC 18092的传输数据分组的结构。如图4中所示，传输数据分组从开头包括前导(Preamble)、同步码、数据长度(LEN)、净荷数据(PD0、PD1......PDn)和循环冗余校验检错码(CRC)。
图5图示了在从非接触读取器/写入器设备传输到非接触IC卡U1的ISO/IEC 14443B类传输数据的传输速度分别是106kbps、212kbps、424kbps和848kbps的情况下在帧开头的通信开始信号SOF的时域长度。如非专利文献2中所述，ISO/IEC 14443B类SOF包括10-11个etu的逻辑“0”和2-3个etu的逻辑“1”。因而，当传输速度是比较低的速度212kbps时，10-11个etu的逻辑“0”的调制时段(调制时间)变成47.17-51.89微秒。当传输速度是848kbps的高速度时，10-11个etu的逻辑“0”的调制时段变成11.79-12.97微秒。这里，“etu”代表“基本时间单位”。
图6图示了在从非接触读取器/写入器设备传输到非接触IC卡U1的ISO/IEC 18092的传输数据的传输速度分别是212kbps、424kbps和848kbps的情况下在传输数据分组开头的前导(Preamble)的逻辑“0”的时域长度。如非专利文献3中所述，ISO/IEC 18092的前导包括最少48位的编码逻辑“0”。因而，当传输速度是比较低的速度212kbps时，在前导的开始处的逻辑“0”的调制时段变成2.36微秒，而当传输速度是848kbps的高速度时在前导的开始处的逻辑“0”的调制时段变成0.59微秒。
因此，当与在比较低的速度212kbps的传输速度下的在ISO/IEC 14443B类传输数据的SOF中的逻辑“0”的47.17-51.89微秒调制时段比较时，在相同传输速度下的在ISO/IEC 18092的传输数据的前导开始处的逻辑“0”的2.36微秒调制时段表现为很短的时间。确定电路U16通过在图7的步骤F4-3对二进制信号B的脉冲宽度确定来确定这一逻辑“0”的脉冲宽度差。因而，可以确定目前接收的接收信号是否为ISO/IEC 14443B类或者它是否为ISO/IEC 18092。
因此，当通过在图7的步骤F4-3对二进制信号B的脉冲宽度确定而确定逻辑“0”的调制时段这时在例如比较低的速度212kbps的传输速度下为长时，确定电路U16可以如在步骤F4-3和在步骤F4-5的左侧结果中所示确定传输速度和目前接收ISO/IEC 14443B类接收信号这一事实。随后，在图7的步骤F4-8，确定电路U16将目前接收为B类的确定结果写入到确定结果寄存器U17中。然后，在图7的步骤F4-11进行对接收的B类用户数据的接收处理。由于从非接触读取器/写入器设备到非接触IC卡U1的数据通信方法在这时确定为ISO/IEC 14443B类，所以传送并且在RAM(U10)中存储二进制信号的接收用户数据中已经在接收电路U19中进行串行/并行转换的部分。接收的并行数据独立于被设置于低功率消耗状态中的CPU(U12)而经由独占信号线针对每个字节从接收电路U19供应给RAM(U10)。传送的数据例如从固定地址(例如RAM的存储器空间的先导地址)依次地存储于RAM(U10)中。因而，可以抑制与数据传送控制有关的电路规模。
CPU(U12)例如根据ROM(U11)或者EEPROM(U13)中存储的用于安全电子银行的处理程序来处理RAM(U10)中存储的数据并且再次将处理结果存储于RAM(U10)中。存储于RAM(U10)中的处理结果作为传输并行数据传送到非接触控制电路U9的传输电路U20并且在传输电路U20中转换成ISO/IEC 14443的帧。串行数据的二进制信号C经由调制器电路U8发送到非接触读取器/写入器设备。
当在图7的步骤F4-11的接收处理中出现某个接收错误时，接收电路U19在图7的步骤F4-14将接收错误的结果写入接收错误寄存器U18中。然后，在图7的步骤F5结束接收。当在图7的步骤F4-11的接收中没有出现接收错误并且正常地进行接收时，在步骤F4-14对接收错误寄存器的设置变得没有必要，并且该流程进到在步骤F5的结束接收操作。
因此，当通过在图7的步骤F4-3对二进制信号B的脉冲宽度确定而确定逻辑“0”的调制时段这时在例如比较低的速度212kbps的传输速度下为短时，确定电路U16可以如在步骤F4-3和在步骤F4-6的下侧结果中所示确定传输速度和目前接收ISO/IEC 18092接收信号这一事实。随后，在图7的步骤F4-9，确定电路U16将目前接收为“18092”的确定结果写入到确定结果寄存器U17中。然后，在图7的步骤F4-12进行对接收的“18092”用户数据的接收处理。从非接触读取器/写入器设备到非接触IC卡U1的数据通信方法在这时确定为“18092”。因此，传送并且在RAM(U10)中存储二进制信号的接收用户数据中已经在接收电路U19中进行串行/并行转换的部分。接收的并行数据独立于被设置于低功率消耗状态中的CPU(U12)而经由独占信号线针对每个字节从接收电路U19供应给RAM(U10)。传送的数据例如从固定地址(例如RAM的存储器空间的先导地址)依次地存储于RAM(U10)中。因而，可以抑制与数据传送协议有关的电路规模。
CPU(U12)例如根据ROM(U11)或者EEPROM(U13)中存储的用于安全电子银行的处理程序来处理RAM(U10)中存储的数据并且再次将处理结果存储于RAM(U10)中。存储于RAM(U10)中的处理结果作为传输并行数据传输到非接触控制电路U9的传输电路U20并且在传输电路U20中转换成ISO/IEC 18092的帧。串行数据的二进制信号C经由调制器电路U8发送到非接触读取器/写入器设备。
当在图7的步骤F4-12的接收处理中出现某个接收错误时，接收电路U19在图7的步骤F4-15将接收错误的结果写入接收错误寄存器U18中。然后，在图7的步骤F5结束接收。当在图7的步骤F4-12的接收中没有出现接收错误并且正常地进行接收时，在步骤F4-15对接收错误寄存器的设置变得没有必要，并且该流程进到在步骤F5的结束接收操作。
另外，当通过在图7的步骤F4-3对二进制信号B的脉冲宽度确定而确定逻辑“0”在传输速度为212kbps时的调制时段超出在由类型B或者“18092”规定的设置时间范围以外时，确定电路U16执行将非接触IC卡U1的操作状态恢复到步骤F4-2的处理。
《在初始接收之后的接收操作、在出现接收错误之后或者在调制时段落在设置范围以外之后的处理》当在图7的步骤F4-13、步骤F4-14或者步骤F4-15出现接收错误时，在接收错误寄存器U18中写入错误信息，并且流程进到接收结束。然后，CPU(U12)读取接收错误寄存器U18的内容。由于读取的内容包括接收错误，所以CPU(U12)清除接收错误寄存器U18中存储的内容和确定结果寄存器U17中存储的内容。然后，CPU(U12)执行将非接触IC卡U1的操作状态恢复到图7的步骤F2、即图8的步骤F4的处理。在图7的步骤F4-3的脉冲宽度确定的确定结果是逻辑“0”的调制时段在设置时间范围以外之后，非接触控制电路U9执行将非接触IC卡U1的操作状态恢复到图7的步骤F4-1的处理。
图8是用于说明图1的非接触IC卡U1在非接触IC卡U1在初始接收中没有接收错误、对数据通信方法的确定结果存储于确定结果寄存器U17中并且在初始接收之后的接收中对数据通信方法的确定被省略的情况下的操作流程的流程图。
在图7的操作流程中，当没有接收错误并且对数据通信方法的确定结果存储于确定结果寄存器U17中时完成初始接收。然后，由于对先前数据通信方法的确定结果存储于非接触控制电路U9的确定结果寄存器U17中，所以非接触IC卡U1的操作状态在图8的步骤F3转变成数据通信方法确认接收模式，并且也开始在图8的步骤F3-1的接收处理。按照初始接收来确定的数据通信方法是A类、B类和“18092”之一。因此，确定电路U16在图8的步骤F3-2根据确定结果寄存器U17来确定在初始接收确定的数据通信方法。当确定结果寄存器U17存储表明了在初始接收中确定的数据通信方法是ISO/IEC 14443A类的确定结果时，在图8的步骤F3-9的接收处理中执行ISO/IEC 14443A类接收处理，这是与以前相同的方法。当在图8的步骤F3-9的接收处理中出现某个接收错误时，接收电路U19在图8的步骤F3-12将接收错误的结果写入接收错误寄存器U18中，并且流程进到在图8的步骤F5的结束接收。
然而，在图8的步骤F3-2，当根据确定结果寄存器U17发现在初始接收确定的数据通信方法为ISO/IEC 14443B类或者ISO/IEC18092时，在图8的步骤F3-3和步骤F3-4执行对二进制信号B的脉冲宽度确定。
也就是，当确定电路U16在图8的步骤F3-3按照对二进制信号B的脉冲宽度确定来确定传输速度得出目前接收ISO/IEC 14443B类接收信号时，确定电路U16在图8的步骤F3-5确定传输速度并且在步骤F3-7将该接收为B类的确定结果写入确定结果寄存器U17中。然后，在图8的步骤F3-10，与在图7的步骤F4-11相似地进行对接收B类用户数据的接收处理。当在图8的步骤F3-10的接收处理中有某个接收错误时，接收电路U19在图8的步骤F3-13将接收错误的结果写入接收错误寄存器U18中。然后，在图8的步骤F5结束接收。
当确定电路U16在图8的步骤F3-4按照对二进制信号B的脉宽确定来确定传输速度得出目前接收ISO/IEC 18092的接收信号时，确定电路U16在图8的步骤F3-6确定传输速度并且在步骤F3-8将该接收为“18092”的确定结果写入确定结果寄存器U17中。然后，在图8的步骤F3-11，与在图7的步骤F4-12相似地进行对接收的“18092”用户数据的接收处理。当在图8的步骤F3-11的接收处理中有某个接收错误时，接收电路U19在图8的步骤F3-14将接收错误的结果写入接收错误寄存器U18中。然后，在图8的步骤F5结束接收。
假设通过在图8的步骤F3-3和步骤F3-4对二进制信号B的脉冲宽度确定将逻辑“0”的调制时段确定为在由B类或者“18092”规定的设置时间范围以外。也就是，在与由规定的设置时间限定的传输速度不同的传输速度情况下，确定电路U16执行将非接触IC卡U1的操作状态恢复到步骤F3-2的处理。结果，这时在图8的步骤F3-3或者步骤F3-4，通过对二进制B的脉冲宽度确定将逻辑“0”的调制时段确定为在由B类或者“18092”规定的设置时间范围内。然后，确定电路U16在步骤F3-5或者步骤F3-6确定传输速度。传输速度的确定结果和B类或者“18092”接收的确定结果分别在步骤F3-7或者步骤F3-8写入确定结果寄存器U17中。此后，在图8的步骤F3-10或者步骤F3-11，接收B类或者“18092”的接收用户数据。当在当前接收中出现某个接收错误时，接收电路U19在图8的步骤F3-13或者步骤F3-14将接收错误的结果写入接收错误寄存器U18中，并且流程进到在图8的步骤F5的结束接收。
如上所述，在按照图7的操作流程和图8的操作流程来控制的图1所示非接触IC卡U1中，一旦确定A类、B类或者“18092”的数据通信方法，就保持确定结果寄存器U17中存储的确定结果，直至来自非接触读取器/写入器设备的射频载波信号因非接触IC卡U1移动到操作场以外而停止或者直至存储于确定结果寄存器U17中的确定结果由CPU(U12)清除。
在图7的步骤F4-13、步骤F4-14或者步骤F4-15之后的步骤F5的结束接收之后或者在图8的步骤F3-12、步骤F3-13或者步骤F3-14的步骤F5的结束接收之后，执行在图18中所示存储区的地址0存储的共用程序。
图18图示了在比如图1中所示非接触IC卡U1的ROM(U11)或者EEPROM(U13)这样的非易失性存储器中存储的并且由非接触IC卡U1执行的各种程序的结构。
在图18中所示非易失性存储器的存储区的地址0、地址1、地址2和地址3分别存储共用程序、用于ISO/IEC 14443A类的程序、用于ISO/IEC 14443B类的程序和用于SIO/IEC 18092的程序。
通过CPU(U12)执行在图18的非易失性存储器的存储区的地址0中存储的共用程序，CPU(U12)在图9的步骤F6读取接收错误寄存器U18的内容并且确认是否有任何接收错误。
图9是用于说明图1的非接触IC卡在非接触IC卡在图7的操作流程中执行从在步骤F4的初始接收到在步骤F5由于接收错误而结束接收的操作之后的操作流程的流程图。
在图9的步骤F5由于接收错误而结束操作之后，CPU(U12)在步骤F6读取接收错误寄存器U18的内容并且确认是否有任何接收错误。当有接收错误时，在图9的步骤F7清除接收错误寄存器U18中存储的内容和确定结果寄存器U17中存储的内容，然后再次执行在步骤F4的初始接收和在步骤F4-1的接收开始。
由于可以通过重复相似处理来消除在图9的步骤F6的接收错误，所以CPU(U12)在图9的步骤F8读取确定结果寄存器U17中存储的内容，并且CPU(U12)确认存储A类、B类或者“18092”中的哪种数据通信方法。当没有数据通信方法的结果存储于确定结果寄存器U17中时，执行在步骤F4的初始接收和在步骤F4-1的接收开始。当数据通信方法之一的结果存储于确定结果寄存器U17中时，如在图9的步骤F9、F10和步骤F11所示，流程转变到图18中所示存储区的用于执行A类程序的地址1、用于执行B类程序的地址2和用于执行“18092”的程序的地址3之一。因此，如在图9的步骤F12、步骤F13和步骤F14所示，执行在“A类”程序、“B类”程序和“18092”的程序之一中在出现接收错误时执行的相同程序。
当在步骤F15完成程序执行时，在步骤F17根据已经存储于确定结果寄存器U17中的用于A类、B类和“18092”之一的数据通信方法来执行传输操作。在步骤F18完成传输操作。当再次接收来自非接触读取器/写入器设备的传输数据时，进行图9的操作流程并且重复必要的数据传输和接收。
《非接触IC卡的具体配置》《非接触控制电路的配置》图10图示了在图1中所示非接触IC卡U1的半导体集成电路U2的内部电路U4中包括的非接触控制电路U9的配置。
图10中所示非接触控制电路U9包括确定电路U16、确定结果寄存器U17、接收错误寄存器U18、接收电路U19、传输电路U20和总线(BUS)。如图1中所示，来自解调器电路U7的低灵敏度解调器电路U14的二进制信号A和来自解调器电路U7的高灵敏度解调器电路U15的二进制信号B供应给确定电路U16。低功率消耗模式信号从确定电路U16供应给解调器电路U7。来自解调器电路U7的低灵敏度解调器电路U4的二进制信号A、来自解调器电路U7的高灵敏度解调器电路U15的二进制信号B以及来自确定电路U16的数据通信速度确定信号和数据通信方法确定信号供应给接收电路U19。接收的并行数据从接收电路U19传送到RAM(U10)，并且检错信号从接收电路U19供应给接收错误寄存器(U18)。数据通信速度确定信号和数据通信方法确定信号从确定电路U16供应给确定结果寄存器(U17)。数据通信速度确定信号和数据通信方法确定信号从确定结果寄存器(U17)供应给传输电路(U20)。传送的并行数据从RAM(U10)传送到传输电路(U20)，并且二进制信号C从传输电路(U20)供应给图1的调制器电路U8。
《确定电路的配置》图11图示了在图1中所示非接触IC卡U1的半导体集成电路U2的内部电路U4的非接触控制电路U9中包括的确定电路U16的配置。
图11中所示确定电路U16包括如下沿检测电路U21，该沿检测电路响应于来自解调器电路U7的低灵敏度调制器电路U14的二进制信号A从低电平到高电平的改变。确定电路U16包括如下脉冲宽度检测器U22，二进制信号B从解调器电路U7的高灵敏度解调器电路U15供应给该脉冲宽度检测器。脉冲宽度检测器U22包括脉冲宽度计数器U23。
例如，当解调器电路U7的低灵敏度解调器电路U14接收ASK调制程度为100％的ISO/IEC 14443A类接收信号时，低灵敏度解调器电路U14的二进制信号A从低电平改变成高电平。响应于这一电平改变，沿检测电路U21生成A类接收模式的数据通信方法确定信号。这一数据通信方法确定信号用作将解调器电路U7的高灵敏度解调器电路U15的操作暂停的低功率消耗模式信号并且也用作针对脉冲宽度检测器U22的操作暂停控制信号。因此，确定电路U16的沿检测电路U21在图7中所示操作流程的步骤F4-2产生对ASK调制程度进行确定的确定结果。
另一方面，当解调器电路U7的高灵敏度解调器电路U15接收ASK调制程度为10％的ISO/IEC 14443B类或者ISO/IEC 18092的接收信号时，来自低灵敏度解调器电路U14的二进制信号维持于低电平。因此，为了确定目前接收信号是否为B类或者它是否为“18092”，在图7的操作流程的步骤F4-3对二进制信号B的脉冲宽度确定是必要的。因而，脉冲宽度检测器U22的脉冲宽度计数器U23针对二进制信号B的脉冲宽度确定来确定逻辑“0”的调制时段长度。也就是，脉冲宽度计数器U23对二进制信号B的逻辑“0”的时段中的时钟数目进行计数。将上侧具有大计数数目的四种情况确定为逻辑“0”的调制时段长的ISO/IEC 14443B类接收信号，并且将下侧具有小计数数目的三种情况确定为逻辑“0”的调制时段短的ISO/IEC 18092的接收信号。在这七种情况下，也可以同时确定从106kbps到848kbps的数据通信速度。脉冲宽度检测器U22包括将计数数目与B类或者“18092”的数据通信方法和数据通信速度链接的查找表(参考表)。
《接收电路的配置》图12图示了在图1中所示非接触IC卡U1的半导体集成电路U2的内部电路U4的非接触控制电路U9中包括的接收电路U19的配置。
图12中所示接收电路U19包括A类数据提取电路U191、B类数据提取电路U192、“18092”数据提取电路U193和输出选择器U194。
解调器电路U7的低灵敏度解调器电路U14的串行二进制信号A和确定电路U16的数据通信方法确定信号供应给A类数据提取电路U191。从A类数据提取电路U191生成并且向输出选择器U194供应A类的接收的并行数据和接收错误信号。
解调器电路U7的高灵敏度解调器电路U15的串行二进制信号B、确定电路U16的数据通信方法确定信号和数据通信速度确定信号供应给B类数据提取电路U192。从B类数据提取电路U192生成并且向输出选择器U194供应B类的接收的并行数据和接收错误信号。
解调器电路U7的高灵敏度解调器电路U15的串行二进制信号B、确定电路U16的数据通信方法确定信号和数据通信速度确定信号供应给“18092”数据提取电路U193。从“18092”数据提取电路U193生成并且向输出选择器U194供应“18092”的接收的并行数据和接收错误信号。
从确定结果寄存器17向数据提取电路U191、数据提取电路U192、数据提取电路U193和输出选择器U194供应的数据通信方法确定信号是用于A类、B类和“18092”之一的方法。因此，根据由数据通信方法确定信号规定的方法，从低功率消耗状态或者去激活状态激活A类数据提取电路U191、B类数据提取电路U192和“18092”数据提取电路U193之一。因而，激活的数据提取电路根据接收的串行输入信号来生成接收并行数据和接收错误信号。
由于用于A类、B类和“18092”之一的数据通信方法确定信号从确定电路U16供应给输出选择器U194，所以输出选择器U194选择用于这些方法之一的接收并行数据和检错信号、将接收并行数据传送到RAM(U10)并且将检错信号供应给接收错误寄存器(U18)。
《传输电路的配置》图13图示了在图1中所示非接触IC卡U1的半导体集成电路U2的内部电路U4的非接触控制电路U9中包括的传输电路U20的配置。
图13中所示传输电路U20包括A类帧转换电路U201、B类帧转换电路U202、“18092”帧转换电路U203和输出选择器U204。
来自确定结果寄存器17的数据通信方法确定信号共同地供应给A类帧转换电路U201、B类帧转换电路U202和“18092”帧转换电路U203。来自确定结果寄存器17的数据通信速度确定信号供应给B类帧转换电路U202和“18092”帧转换电路U203。经由总线(BUS)传送的来自RAM(U10)的传输并行数据共同地供应给A类帧转换电路U201、B类帧转换电路U202和“18092”帧转换电路U203。
从确定结果寄存器17向帧转换电路U201、帧转换电路U202、帧转换电路U203和输出选择器U204供应的数据通信方法确定信号是A类、B类和“18092”之一的方法。因此，根据由数据通信方法确定信号规定的方法，从低功率消耗状态或者去激活状态激活A类帧转换电路U201、B类帧转换电路U202和“18092”帧转换电路U203之一。因而，激活的转换电路根据来自确定结果寄存器17的数据通信速度确定信号，将经由独占信号线来自RAM(U10)的传输并行数据转换成传输串行数据。输出选择器U204根据数据通信方法确定信号来选择传输串行数据，生成二进制信号C并且将它供应给调制器电路8。
如上所述，在解调器电路U7、确定电路U16和接收电路U19对数据的接收操作期间或者在传输电路U20和调制器电路U8对数据的传输操作期间，与射频信号的解调或者调制过程和与RAM(U10)的数据传送没有直接关系的CPU(U12)和总线(BUS)可以设置成低功率消耗状态。因此，可以实现减少在与非接触读取器/写入器设备的数据通信时的功率消耗。
《A类接收》图14图示了在图1中所示非接触IC卡U1从非接触读取器/写入器设备基于ISO/IEC 14443A类数据通信方法对接收信号进行接收的情况下的操作。
如图14中所示，当非接触IC卡U1进入非接触读取器/写入器设备的操作场中时，进行非接触IC卡U1的解调器电路U7中的低灵敏度解调器电路U14和高灵敏度解调器电路U15的并行解调操作。恰在第一次下行链路通信之前，确定单元U16在图7的步骤F4-2的左侧确定目前接收ASK调制程度为100％的ISO/IEC 14443A类接收信号。因此，高灵敏度解调器电路U15的操作由来自确定电路U16的低功率消耗模式信号暂停。因而，接收的A类用户数据由解调器电路U7的低灵敏度解调器电路U14和由非接触控制电路U9的接收电路U19接收、然后经由作为独占信号线的接收并行数据线存储于RAM(U10)中。
响应于在结束将接收的用户数据存储到RAM(U10)时的中断信号，CPU(U12)从暂停状态被唤醒(激活)并且转变成操作状态。CPU(U12)读出RAM(U10)中存储的数据、根据ROM(U11)或者EEPROM(U13)中存储的用于安全电子银行的处理程序来处理读出的数据并且再次将处理结果存储于RAM(U10)中。当完成CPU(U12)在RAM(U10)中对处理结果的存储时，CPU(U12)从操作状态转变成作为休眠状态的暂停状态。
响应于CPU(U12)从操作状态到休眠状态的转变，传输电路(U20)和调制器电路(U8)从暂停状态被唤醒(激活)并且转变成操作状态。因而，传输电路(U20)经由作为独占信号线的传输并行数据信号线读取RAM(U10)中存储的处理结果并且将它传送到调制器电路(U8)。结果是进行解调器电路(U8)向非接触读取器/写入器设备的第一次上行链路通信。
《B类接收》图15图示了在图1中所示非接触IC卡U1从非接触读取器/写入器设备基于ISO/IEC 14443B类数据通信方法对接收信号进行接收的情况下的操作。
如图15中所示，当非接触IC卡U1进入非接触读取器/写入器设备的操作场中时，进行非接触IC卡U1的解调器电路U7中的低灵敏度解调器电路U14和高灵敏度解调器电路U15的并行解调操作。恰在第一次下行链路通信之前，确定单元U16在图7的步骤F4-2的右侧确定目前接收ASK调制程度为10％的接收信号。确定电路U16通过在图7的步骤F4-3对二进制信号B的脉冲宽度确定来确定目前接收ISO/IEC 14443B类接收信号或者ISO/IEC 18092的接收信号。当确定电路U16确定逻辑“0”的调制时段长时，确定电路U16如在步骤F4-3的左侧结果中和在步骤F4-5所示确定目前接收ISO/IEC 14443B类接收信号并且进行对数据通信速度106kbps的确定。因而，低灵敏度解调器电路U14的操作由来自确定电路U16的低功率消耗模式信号暂停。因此，接收的B类用户数据由解调器电路U7的高灵敏度解调器电路U15和由非接触控制电路U9的接收电路U19接收、然后经由作为独占信号线的接收的并行数据线存储于RAM(U10)中。
响应于在结束将接收的用户数据存储到RAM(U10)时的中断信号，CPU(U12)从暂停状态被唤醒(激活)并且转变成操作状态。CPU(U12)读出RAM(U10)中存储的数据、根据ROM(U11)或者EEPROM(U13)中存储的用于安全电子银行的处理程序来处理读出的数据并且再次将处理结果存储于RAM(U10)中。当完成CPU(U12)在RAM(U10)中对处理结果的存储时，CPU(U12)从操作状态转变成作为休眠状态的暂停状态。
响应于CPU(U12)从操作状态到休眠状态的转变，传输电路(U20)和调制器电路(U8)从暂停状态被唤醒(激活)并且转变成操作状态。因而，传输电路(U20)经由作为独占信号线的传输并行数据信号线读取RAM(U10)中存储的处理结果并且将它传送到调制器电路(U8)。结果是进行解调器电路(U8)向非接触读取器/写入器设备的第一次上行链路通信。
《“18092”的接收》图16图示了在图1中所示非接触IC卡U1从非接触读取器/写入器设备基于ISO/IEC 18092的数据通信方法对接收信号进行接收的情况下的操作。
如图16中所示，当非接触IC卡U1进入非接触读取器/写入器设备的操作场中时，进行非接触IC卡U1的解调器电路U7中的低灵敏度解调器电路U14和高灵敏度解调器电路U15的并行解调操作。恰在第一次下行链路通信之前，确定电路U16在图7的步骤F4-2的右侧确定目前接收ASK调制程度为10％的接收信号。确定电路U16通过在图7的步骤F4-3对二进制信号B的脉冲宽度确定来确定目前接收ISO/IEC 14443B类接收信号或者ISO/IEC 18092的接收信号。当确定电路U16确定逻辑“0”的调制时段短时，确定电路U16如在步骤F4-3的下侧结果中和在步骤F4-6所示确定目前接ISO/IEC18092的接收信号并且进行对数据通信速度424kbps的确定。因而，低灵敏度解调器电路U14的操作由来自确定电路U16的低功率消耗模式信号暂停。因此，接收的“18092”用户数据由解调器电路U7的高灵敏度解调器电路U15和由非接触控制电路U9的接收电路U19接收、然后经由作为独占信号线的接收的并行数据线存储于RAM(U10)中。
响应于在结束将接收的用户数据存储到RAM(U10)时的中断信号，CPU(U12)从暂停状态被唤醒(激活)并且转变成操作状态。CPU(U12)读出RAM(U10)中存储的数据、根据ROM(U11)或者EEPROM(U13)中存储的用于安全电子银行的处理程序来处理读出的数据并且再次将处理结果存储于RAM(U10)中。当完成CPU(U12)在RAM(U10)中对处理结果的存储时，CPU(U12)从操作状态转变成作为休眠状态的暂停状态。
响应于CPU(U12)从操作状态到休眠状态的转变，传输电路(U20)和调制器电路(U8)从暂停状态被唤醒(激活)并且转变成操作状态。因而，传输电路(U20)经由作为独占信号线的传输并行数据信号线读取RAM(U10)中存储的处理结果并且将它传送到调制器电路(U8)。结果是进行调制器电路(U8)向非接触读取器/写入器设备的第一次上行链路通信。
《在接收过程中改变数据通信速度》图17图示了在图1中所示非接触IC卡U1从非接触读取器/写入器设备基于ISO/IEC 14443B类数据通信方法对接收信号进行接收之时改变数据通信速度并且非接触IC卡再次基于相同B类来对接收信号进行接收的情况下的操作。
虽然图17的第一次下行链路通信的操作与图15的第一次下行链路通信的操作相同，但是在图17的第N次下行链路通信的情况下，来自非接触读取器/写入器设备的ISO/IEC 14443B类接收信号的数据通信速度从最低速度106kbps改变成中等低速度212kbps。通过由确定电路U16在图8的步骤F3-3进行的对二进制信号B的脉冲宽度确定来确定B类接收信号的传输速度可检测数据通信速度的改变。由于在确定结果寄存器U17中写入新检测的改变的数据通信速度，所以传输电路U20的传输数据通信速度改变成中等低速度212kbps。接收电路U19也对应于新检测的改变的数据通信速度将串行二进制信号B转换成接收并行数据。数据通信速度可以任意地从106kbps、212kbps、424kbps和848kbps中的一个数据通信速度改变成106kbps、212kbps、424kbps和848kbps中的另一数据通信速度。
在不仅接收ISO/IEC 14443B类接收信号而且接收ISO/IEC18092方法的接收信号期间，数据通信速度可以任意地从212kbps、424kbps和848kbps中的一个数据通信速度改变成212kbps、424kbps和848kbps中的另一数据通信速度。
《非接触IC卡的结构》图19图示了图1中所示非接触IC卡U1的结构。
图19中所示非接触IC卡U1具有通过利用由树脂模制的印刷电路板的卡形状。从外部非接触读取器/写入器设备接收电磁波的天线由如下螺旋线圈组成，该螺旋线圈用设置于印刷电路板之上的布线形成。形成于一个IC芯片中的半导体集成电路U2安装于印刷电路板之上，并且用作天线的线圈耦合到该IC芯片。
按照这一方式，图19的非接触IC卡U1没有电池(这不同于移动电话)并且用低驱动能力的如下操作电压来操作，当将IC卡单体置于非接触读取器/写入器设备的操作场范围内时IC卡单体通过对由天线接收的射频信号进行整流和平滑来生成该操作电压。
《安装于移动电话中的非接触IC卡》图20图示了安装于移动电话中的图1所示非接触IC卡的外观。
与图19中所示非接触IC卡类似，图20中所示非接触IC卡具有形成于印刷电路板之上的IC芯片和天线。然而，图20的非接触IC卡制作成比图19的非接触IC卡小得多的外观以便能够安装于移动电话中。因此，图20中所示非接触IC卡可以用与安装于移动电话中的诸如具有移动通信功能的半导体集成电路、液晶显示控制器驱动器等其它半导体集成电路类似的方式通过置于移动电话中的电池的操作电压来操作。在这一情况下也可以通过响应于低功率消耗模式信号将各电路置于低功率消耗状态来实现低功率消耗。
图20中所示非接触IC卡不仅安装于移动电话中而且可以置于普遍的便携信息终端如称为PDA(个人数字助理)的口袋书尺寸的个人计算机和笔记本尺寸的个人计算机中。
在上文中已经基于实施例具体地说明由本发明人实现的本发明。然而，毋庸赘言本发明不限于这些实施例并且它可以在没有脱离要旨的范围中不同地加以改变。
例如，本发明不限于非接触IC卡，而是也可以应用于具有接触型输入-输出端子的接触接口和非接触接口的双重型IC卡。
在图1中所示非接触IC卡中，半导体集成电路U2不限于单芯片配置并且可以制作为具有第一芯片和第二芯片的多芯片配置。例如，第一芯片包括功率电路U2、解调器电路U7、调制器电路U8和非接触控制电路U9。第二芯片不仅可以包括RAM(U10)、ROM(U11)、CPU(U12)、EEPROM(U13)和总线(BUS)，而且可以包括用于与第一芯片通信的接口电路。
经由作为独占信号线的接收的并行数据线或者传输并行数据线进行在安装于图1的半导体集成电路中的接收电路U19或者传输电路U20与RAM(U10)之间的数据传送。然而，并不限于经由独占信号线进行数据传送，而是也可以经由耦合到CPU(U12)的总线(BUS)或者经由其它外围总线进行数据传送。
在向RAM(U10)的数据传送中，配置不限于从RAM(U10)的固定地址依次地存储数据的配置，而是也可以利用通过使用存储器控制电路在任意地址存储数据的配置。
另外，本发明不仅可以应用于通过ASK系统的数字调制方法的通信而且可以应用于通过频移键控(FSK)、相移键控(PSK)等的数字调制方法的通信。

Claims (18)

1.一种半导体集成电路，包括：
第一天线耦合端子；
第二天线耦合端子；
功率电路；
解调器电路；以及
确定电路，
其中在所述第一天线耦合端子与所述第二天线耦合端子之间供应由天线接收的射频信号，
其中所述功率电路向所述解调器电路和所述确定电路供应通过对所述射频信号进行整流和平滑来生成的操作电压，
其中所述解调器电路包括第一解调器电路和第二解调器电路，
其中在所述第一天线耦合端子与所述第二天线耦合端子之间供应的所述射频信号并行供应给所述第一解调器电路的输入和所述第二解调器电路的输入，
其中所述第一解调器电路解调作为所述射频信号的具有第一调制程度的第一接收信号，并且生成第一解调输出信号，
其中所述第二解调器电路解调作为所述射频信号的第二接收信号和第三接收信号，并且生成第二解调输出信号，其中所述第二接收信号具有与所述第一调制程度不同的第二调制程度并且具有第一格式的第一通信开始信号，所述第三接收信号具有所述第二调制程度并且具有第二格式的第二通信开始信号，
其中所述第一解调器电路的第一解调输出信号和所述第二解调器电路的第二解调输出信号供应给所述确定电路，
其中当所述确定电路确定所述第一解调器电路生成所述第一解调输出信号时，所述确定电路确定接收作为所述射频信号的具有所述第一调制程度的所述第一接收信号，
其中当所述确定电路确定所述第一解调器电路没有生成所述第一解调输出信号时，所述确定电路确定所述第一通信开始信号与所述第二通信开始信号之间的格式差异，
其中当所述确定电路确定所述第二解调器电路通过解调具有所述第一格式的所述第一通信开始信号的所述第二接收信号，生成所述第二解调输出信号时，所述确定电路确定接收作为所述射频信号的所述第二接收信号，并且
其中当所述确定电路确定所述第二解调器电路通过解调具有所述第二格式的所述第二通信开始信号的所述第三接收信号，生成所述第二解调输出信号时，所述确定电路确定接收作为所述射频信号的所述第三接收信号。
2.根据权利要求1所述的半导体集成电路，
其中当所述确定电路确定所述第一解调器电路生成所述第一解调输出信号时，所述第二解调器电路的操作由所述确定电路生成的控制信号暂停，并且
其中当所述确定电路确定所述第一解调器电路没有生成所述第一解调输出信号时，所述第一解调器电路的操作由所述确定电路生成的所述控制信号暂停。
3.根据权利要求2所述的半导体集成电路，
其中所述第一接收信号、所述第二接收信号和所述第三接收信号是ASK调制信号，所述第一调制程度和所述第二调制程度由ASK调制程度给定，并且所述第二调制程度具有比所述第一调制程度更小的ASK调制程度，
其中所述第一解调器电路解调具有ASK调制程度大的所述第一调制程度的所述第一接收信号，并且生成所述第一解调输出信号，并且
其中所述第二解调器电路解调具有ASK调制程度小的所述第二调制程度的所述第二接收信号和所述第三接收信号，并且生成所述第二解调输出信号。
4.根据权利要求3所述的半导体集成电路，
其中所述第二接收信号的所述第一格式的所述第一通信开始信号是先于第一用户数据的第一报头信息，并且所述第三接收信号的所述第二格式的所述第二通信开始信号是先于第二用户数据的第二报头信息。
5.根据权利要求4所述的半导体集成电路，还包括：
中央处理单元；
随机存取存储器；
非易失性存储器；
接收电路；
传输电路；以及
调制器电路，
其中将由所述中央处理单元执行的处理程序存储于所述非易失性存储器中，
其中在由所述第一解调器电路生成的所述第一解调输出信号中包括的第一接收数据以及在由所述第二解调器电路生成的所述第二解调输出信号中包括的第二接收数据通过所述接收电路存储于所述随机存取存储器中，
其中所述中央处理单元被控制成在所述第一接收数据和所述第二接收数据的其中之一存储于所述随机存取存储器之前处于低功率消耗状态，并且响应于在所述随机存取存储器中存储所述第一接收数据和所述第二接收数据的所述其中之一，从所述低功率消耗状态转变成操作状态，
其中转变成所述操作状态的所述中央处理单元读出所述随机存取存储器中存储的数据，根据所述处理程序来处理从所述随机存取存储器读出的所述存储的数据，将所述处理的相关数据存储到所述随机存取存储器，并且在所述相关存储之后从所述操作状态转变成所述低功率消耗状态，
其中所述传输电路从所述随机存取存储器读出所述处理的数据并且将所述读取的相关数据传送到所述调制器电路，并且
其中响应于所述传送的相关数据，所述调制器电路生成将要从所述天线传输的射频传输信号。
6.根据权利要求5所述的半导体集成电路，
其中所述第一接收信号符合国际标准ISO/IEC 14443 A类，所述第二接收信号符合国际标准ISO/IEC 14443 B类，并且所述第三接收信号符合国际标准ISO/IEC 18092。
7.一种IC卡，包括：
安装于衬底之上的半导体集成电路；以及
设置于所述衬底之上的由布线形成的天线，
其中所述半导体集成电路包括第一天线耦合端子、第二天线耦合端子、功率电路、解调器电路和确定电路，
其中在所述第一天线耦合端子与所述第二天线耦合端子之间供应由所述天线接收的射频信号，
其中所述功率电路向所述解调器电路和所述确定电路供应通过对所述射频信号进行整流和平滑而生成的操作电压，
其中所述解调器电路包括第一解调器电路和第二解调器电路，
其中在所述第一天线耦合端子与所述第二天线耦合端子之间供应的所述射频信号并行供应给所述第一解调器电路的输入和所述第二解调器电路的输入，
其中所述第一解调器电路解调作为所述射频信号的具有第一调制程度的第一接收信号，并且生成第一解调输出信号，
其中所述第二解调器电路解调作为所述射频信号的第二接收信号和第三接收信号，并且生成第二解调输出信号，其中所述第二接收信号具有与所述第一调制程度不同的第二调制程度并且具有第一格式的第一通信开始信号，所述第三接收信号具有所述第二调制程度并且具有第二格式的第二通信开始信号，
其中所述第一解调器电路的所述第一解调输出信号和所述第二解调器电路的所述第二解调输出信号供应给所述确定电路，
其中当所述确定电路确定所述第一解调器电路生成所述第一解调器输出信号时，所述确定电路确定接收作为所述射频信号的具有所述第一调制程度的所述第一接收信号，
其中当所述确定电路确定所述第一解调器电路没有生成所述第一解调输出信号时，所述确定电路确定所述第一通信开始信号与所述第二通信开始信号之间的格式差异，
其中当所述确定电路确定所述第二解调器电路通过解调具有所述第一格式的所述第一通信开始信号的所述第二接收信号，生成所述第二解调输出信号时，所述确定电路确定接收作为所述射频信号的所述第二接收信号，并且
其中当所述确定电路确定所述第二解调器电路通过解调具有所述第二格式的所述第二通信开始信号的所述第三接收信号，生成所述第二解调输出信号时，所述确定电路确定接收作为所述射频信号的所述第三接收信号。
8.根据权利要求7所述的IC卡，
其中当所述确定电路确定所述第一解调器电路生成所述第一解调输出信号时，所述第二解调器电路的操作由所述确定电路生成的控制信号暂停，并且
其中当所述确定电路确定所述第一解调器电路没有生成所述第一解调输出信号时，所述第一解调器电路的操作由所述确定电路生成的所述控制信号暂停。
9.根据权利要求8所述的IC卡，
其中所述第一接收信号、所述第二接收信号和所述第三接收信号是ASK调制信号，所述第一调制程度和所述第二调制程度由ASK调制程度给定，并且所述第二调制程度具有比所述第一调制程度更小的ASK调制程度，
其中所述第一解调器电路解调具有ASK调制程度大的所述第一调制程度的所述第一接收信号，并且生成所述第一解调输出信号，并且
其中所述第二解调器电路解调具有ASK调制程度小的所述第二调制程度的所述第二接收信号和所述第三接收信号，并且生成所述第二解调输出信号。
10.根据权利要求9所述的IC卡，
其中所述第二接收信号的所述第一格式的所述第一通信开始信号是先于第一用户数据的第一报头信息，并且所述第三接收信号的所述第二格式的所述第二通信开始信号是先于第二用户数据的第二报头信息。
11.根据权利要求10所述的IC卡，
其中所述半导体集成电路还包括中央处理单元、随机存取存储器、非易失性存储器、接收电路、传输电路和调制器电路，
其中将由所述中央处理单元执行的处理程序存储于所述非易失性存储器中，
其中在由所述第一解调器电路生成的所述第一解调输出信号中包括的第一接收数据以及在由所述第二解调器电路生成的所述第二解调输出信号中包括的第二接收数据通过所述接收电路存储于所述随机存取存储器中，
其中所述中央处理单元被控制成在所述第一接收数据和所述第二接收数据的其中之一存储于所述随机存取存储器之前处于低功率消耗状态，并且响应于在所述随机存取存储器中存储所述第一接收数据和所述第二接收数据的所述其中之一，从所述低功率消耗状态转变成操作状态，
其中转变成所述操作状态的所述中央处理单元读出所述随机存取存储器中存储的数据，根据所述处理程序来处理从所述随机存取存储器读出的所述存储的数据、将所述处理的相关数据存储到所述随机存取存储器，并且在所述相关存储之后，从所述操作状态转变成所述低功率消耗状态，
其中所述传输电路从所述随机存取存储器读出所述处理的数据，并且将所述读取的相关数据传送到所述调制器电路，并且
其中响应于所述传送的相关数据，所述调制器电路生成将要从所述天线传输的射频传输信号。
12.根据权利要求11所述的IC卡，
其中所述第一接收信号符合国际标准ISO/IEC 14443 A类，所述第二接收信号符合国际标准ISO/IEC 14443 B类，并且所述第三接收信号符合国际标准ISO/IEC 18092。
13.一种用于IC卡的操作方法，所述IC卡包括：
安装于衬底之上的半导体集成电路；以及
设置于所述衬底之上的由布线形成的天线，
其中所述半导体集成电路包括第一天线耦合端子、第二天线耦合端子、功率电路、解调器电路和确定电路，
其中在所述第一天线耦合端子与所述第二天线耦合端子之间供应由所述天线接收的射频信号，
其中所述功率电路向所述解调器电路和所述确定电路供应通过对所述射频信号进行整流和平滑而生成的操作电压，
其中所述解调器电路包括第一解调器电路和第二解调器电路，
其中在所述第一天线耦合端子与所述第二天线耦合端子之间供应的所述射频信号并行供应给所述第一解调器电路的输入和所述第二解调器电路的输入，
其中所述第一解调器电路解调作为所述射频信号的具有第一调制程度的第一接收信号，并且生成第一解调输出信号，
其中所述第二解调器电路解调作为所述射频信号的第二接收信号和第三接收信号，并且生成第二解调输出信号，其中所述第二接收信号具有与所述第一调制程度不同的第二调制程度并且具有第一格式的第一通信开始信号，所述第三接收信号具有所述第二调制程度并且具有第二格式的第二通信开始信号，
其中所述第一解调器电路的所述第一解调输出信号和所述第二解调器电路的所述第二解调输出信号供应给所述确定电路，
其中当所述确定电路确定所述第一解调器电路生成所述第一解调输出信号时，所述确定电路确定接收作为所述射频信号的具有所述第一调制程度的所述第一接收信号，
其中当所述确定电路确定所述第一解调器电路没有生成所述第一解调输出信号时，所述确定电路确定所述第一通信开始信号与所述第二通信开始信号之间的格式差异，
其中当所述确定电路确定所述第二解调器电路通过解调具有所述第一格式的所述第一通信开始信号的所述第二接收信号，生成所述第二解调输出信号时，所述确定电路确定接收作为所述射频信号的所述第二接收信号，并且
其中当所述确定电路确定所述第二解调器电路通过解调具有所述第二格式的所述第二通信开始信号的所述第三接收信号，生成所述第二解调输出信号时，所述确定电路确定接收作为所述射频信号的所述第三接收信号。
14.根据权利要求13所述的用于IC卡的操作方法，
其中当所述确定电路确定所述第一解调器电路生成所述第一解调输出信号时，所述第二解调器电路的操作由所述确定电路生成的控制信号暂停，并且
其中当所述确定电路确定所述第一解调器电路没有生成所述第一解调输出信号时，所述第一解调器电路的操作由所述确定电路生成的所述控制信号暂停。
15.根据权利要求14所述的用于IC卡的操作方法，
其中所述第一接收信号、所述第二接收信号和所述第三接收信号是ASK调制信号，所述第一调制程度和所述第二调制程度由ASK调制程度给定，并且所述第二调制程度具有比所述第一调制程度更小的ASK调制程度，
其中所述第一解调器电路解调具有ASK调制程度大的所述第一调制程度的所述第一接收信号，并且生成所述第一解调输出信号，并且
其中所述第二解调器电路解调具有ASK调制程度小的所述第二调制程度的所述第二接收信号和所述第三接收信号，并且生成所述第二解调输出信号。
16.根据权利要求15所述的用于IC卡的操作方法，
其中所述第二接收信号的所述第一格式的所述第一通信开始信号是先于第一用户数据的第一报头信息，并且所述第三接收信号的所述第二格式的所述第二通信开始信号是先于第二用户数据的第二报头信息。
17.根据权利要求16所述的用于IC卡的操作方法，
其中所述半导体集成电路还包括中央处理单元、随机存取存储器、非易失性存储器、接收电路、传输电路和调制器电路，
其中将由所述中央处理单元执行的处理程序存储于所述非易失性存储器中，
其中在由所述第一解调器电路生成的所述第一解调输出信号中包括的第一接收数据以及在由所述第二解调器电路生成的所述第二解调输出信号中包括的第二接收数据通过所述接收电路存储于所述随机存取存储器中，
其中所述中央处理单元被控制成在所述第一接收数据和所述第二接收数据的其中之一存储于所述随机存取存储器之前处于低功率消耗状态，并且响应于在所述随机存取存储器中存储所述第一接收数据和所述第二接收数据的其中之一，从所述低功率消耗状态转变成操作状态，
其中转变成所述操作状态的所述中央处理单元读出所述随机存取存储器中存储的数据，根据所述处理程序来处理从所述随机存取存储器读出的所述存储的数据、将所述处理的相关数据存储到所述随机存取存储器，并且在所述相关存储之后，从所述操作状态转变成所述低功率消耗状态，
其中所述传输电路从所述随机存取存储器读出所述处理的数据，并且将所述读取的相关数据传送到所述调制器电路，并且
其中响应于所述传送的相关数据，所述调制器电路生成将要从所述天线传输的射频传输信号。
18.根据权利要求17所述的用于IC卡的操作方法，
其中所述第一接收信号符合国际标准ISO/IEC 14443 A类，所述第二接收信号符合国际标准ISO/IEC 14443 B类，并且所述第三接收信号符合国际标准ISO/IEC 18092。
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