CN101601097A - 用于进行时间测量的电荷保持电路 - Google Patents
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Abstract
本发明涉及一种用于进行时间测量的电子电荷保持电路，包括：至少第一电容元件(C1)，其第一电极(21)连接到浮动节点(F)；至少第二电容元件(C2)，其第一电极连接到所述浮动节点(F)，该第一电容元件具有通过其电介质隔片(23)的漏电量，并且第二电容元件的电容大于第一电容元件的；以及至少第一晶体管(5)，其绝缘控制端子连接到所述浮动节点。
Description
技术领域
本发明一般涉及一种电子电路，更具体地说涉及构造一种允许可控制地存储电荷以进行时间测量的电路。
背景技术
在许多应用中，都希望含有表示两个事件之间经过的时间的数据，它可能是精确的或近似的测量。一个应用的例子涉及对访问权的时间管理，尤其是对媒体的访问权。
表示经过的时间的这种数据的获得通常需要用电子电路来进行时间测量，以避免在不使用电路时损失数据历史，所述电子电路例如借助于电池组来供电。
需要进行时间测量，所述时间测量即使在电子测量电路未被供电为可用状态时也进行操作。
国际专利申请WO-A-03/083769描述了一种时间测量安全交易电子实体，其中通过测量电容元件的电荷来确定两次连续交易之间经过的时间，所述电容元件的电荷会表示从其电介质隔片中的漏电量。当对电路供电时元件被充电，当再次对电路供电时、测量中断供电后的其残留电荷。这种残留电荷被认为是表示两次电路供电时刻之间所经过的时间。
电子实体以MOS晶体管为基础，该MOS晶体管的栅极连接到电容元件的第一电极，电容元件的另一个电极与晶体管源极一起接地。晶体管漏极通过流压转换电阻连接到电源电压。电阻两端测量到的电压是晶体管漏极电流的函数，因而，其栅极-源极电压也如此，由此电容元件两端的电压也如此。通过在与晶体管栅极公用的其电极上施加电源对电容元件进行充电来初始化时间间隔。
该文献中所提供的解决方案有几个缺陷。
首先，对电容元件电介质进行干预的可能性会限制可测量的时间范围。
然后，对电容元件进行充电将在其电介质上产生电场强度，借此随着时间流逝进行测量。
另外，所提出的结构需要构造一种特定的元件。在某些应用中，需要将时间测量零件与存储器相关联，以决定对存储器中所包含的数据或程序的存取。上述文献的已知解决方案不容易与存储器制造步骤相兼容。
此外，电容元件中残留电荷的解释需要一校准步骤，以产生电荷-时间转换表。
发明内容
本发明目的在于克服已知方案的全部或部分缺陷，以提供表示两个事件之间所经过的时间的数据，而不必永远对该电子电路进行供电，所述电子电路。包含可实现该功能的装置
根据第一方面，本发明的目的在于一种用于进行时间测量的电荷保持电子电路。
根据第二方面，本发明的目的在于采用一种与用于构造存储器单元的技术相兼容的方式来构造这种电路。
根据第三方面，本发明的目的在于不受将残留电荷值转换成时间间隔的表的限制即可从电子电荷保持电路中进行读取。
根据第四方面，本发明的目的在于快速编程电子电荷保持电路。
为了达到全部或部分的这些目的、以及其它目的，本发明提供了一种用于进行时间测量的电荷保持电子电路，包括：
至少一个第一电容元件，其第一电极连接到浮动节点；
至少一个第二电容元件，具有连接到所述浮动节点的第一电极，第一电容元件通过其电介质隔片来体现漏电量，并且第二电容元件具有比第一电容元件更大的电容；以及
至少一第一晶体管，具有连接到所述浮动节点的绝缘控制端子。
根据本发明实施例，通过基于第一晶体管中的电流评估浮动节点的残余电荷来获得对时间数据的测量。
根据本发明实施例，第二电容元件的电介质隔片的厚度大于第一电容元件的。
根据本发明实施例，至少一第三电容元件具有连接到所述浮动节点的第一电极以及连接到电压源的第二电极。
根据本发明实施例，通过经由该第三电容元件向浮动节点中注入电荷或从浮动节点中提取电荷来获得复位或编程。
根据本发明实施例，第三电容元件的电介质隔片的厚度大于第一电容元件的。
根据本发明实施例，所述第三电容元件由浮动栅极与双栅晶体管的活动区之间的电介质构成。
根据本发明实施例，所述第一晶体管是浮栅晶体管。
根据本发明的实施例，浮动栅极与第一晶体管的活动区之间的电介质隔片的厚度大于第三电容元件的电介质隔片的厚度。
根据本发明的实施例，第二元件的电容决定了保持时间。
本发明还提供了一种用于控制电荷保持电路的方法，其中通过向浮动节点中注入电荷或从浮动节点中提取电荷来获得编程或初始化。
结合附图在以下对具体实施例的非限制性描述中详细地阐述了本发明的上述及其他目的、特点和优点。
附图说明
图1是根据本发明一个方面的用于阐明装有电荷保持电路的电子实体的简要框图；
图2显示了根据本发明第一方面的电子电荷保持电路的实施例；
图3是用于阐明图2的电路的操作的电流-电压图形；
图4是用于阐明图2的电路的操作的时序图；
图5显示了根据本发明第一方面的电子电荷保持电路的第二实施例；
图6是用于阐明图5的电路的操作的电流-电压图形；
图7显示了在环境实例中图5的电路的改进；
图8A、8B和8C分别是根据本发明第二方面的电子电荷保持电路实施例的沿着第一方向的顶视图、剖面图和等效电气示意图；
图9A、9B和9C分别是图8A到8C的电路的第一元件的的沿着第二方向的顶视图、剖面图和等效电气示意图；
图10A、10B和10C分别是图8A到8C的电路的第二元件的的沿着第二方向的顶视图、剖面图和等效电气示意图；
图11A、11B和11C分别是图8A到8C的电路的第三元件的的沿着第二方向的顶视图、剖面图和等效电气示意图；
图12A、12B和12C分别是图8A到8C的电路的第四元件的的沿着第二方向的顶视图、剖面图和等效电气示意图；
图13显示了根据本发明第三方面的电子电荷保持电路的读取电路的第一实施例；
图14部分地显示了根据本发明第三方面的电子电荷保持电路的读取电路的第二实施例；
图15显示了根据本发明第三方面的用在读取电路中的非线性数-模转换器的例子；
图16A和16B是用于阐明根据本发明第三方面的读取电路的操作模式的时序图；
图17A和17B是用于阐明本发明第三方面的改进的时序图；
图18A和18B是阐明用于表征电荷保持电路的第一示例的根据本发明第三方面的读取电路的方法的实施例的时序图；
图19A和19B是用于阐明电荷保持电路的第二示例的读取电路表征方法的实施例的时序图；
图20部分地且示意性地显示了与图18A、18B、19A、和19B的表征方法相兼容的读取电路的改进；以及
图21显示了根据本发明第四方面的实施例中的电荷保持电路的实施例。
具体实施方式
在不按比例描述的不同附图中，为相同的元件指定相同的参考标记。出于清楚的目的，仅显示和描述了有助于理解本发明的那些元件。特别是，没有描述由根据本发明任意方面的电路所获得的时间数据会用于何种用途，本发明适于这种时间数据的任何常规使用。类似地，没有详细描述编程或时间倒计时初始化的起点，在此本发明也适于对时间倒计时启动的任何需要。
图1是根据本发明任意方面的用于阐明包括电子电荷保持电路10的电子设备1的简要框图。
设备1是能够使用表示两个事件之间逝去的时间的数据的任何电子设备。它具有可控制地用于进行时间测量的电子电荷保持电路10(Δt)。电路10受到施加于两个端子13和12之间的电源电压Valim的供电，端子12连接到基准电压(例如，接地)。电压Valim用来初始化电荷保持阶段。电路10的两个端子14和15用于被连接到测量电路11(MES)，测量电路11可将关于电路10的元件的残留电荷的数据转换成关于保持阶段初始时间与测量时间之间逝去的时间的数据。端子15可用作测量和接地的基准。
电路10最好采用根据例如用硅制成的半导体基底的集成电路的形式来构成。
图2显示了根据本发明第一方面的可控制电荷保持电路10的第一实施例的电气示意图。
电路10包括第一电容元件C1，第一电容元件的第一电极21连接到浮动节点F，其电介质隔片23被设计成(由它的介电常数和/或由它的厚度)：漏电量不会随着时间而忽略不计。“浮动节点F”用来指这样的节点：其不直接连接到半导体基底的任意扩散区域，更具体地说，其由电介质隔片从任意电压施加端上分隔。默认时，电容元件C1的第二电极22连接(图2中的虚线)到端子12，所述端子12用于连接到参考电压、或者保持不连接。
第二电容元件C2具有连接到节点F的第一电极31和连接到端子12的第二电极32。电容元件C2的电介质隔片33呈现出比电容元件C1的电容更大的电荷保持电容。
最好是，第三电容元件C3具有连接到节点F的第一电极41和连接到电路的端子13的第二电极42，所述端子13用于连接到初始化电荷保持阶段时的电源(例如电压Valim)。
电容元件C2的功能是用于存储电荷。由于通过电容元件的电介质隔片的漏电量的原因，电容元件C1的功能是相对缓慢地释放存储元件C2(相比于其电极31直接接地而言)。电容元件C2的存在能够从放电元件(电容C1)中分离出该电路中所存在的电荷水平。元件C2的电介质厚度大于元件C1的电介质厚度。元件C2的电容比元件C1的电容更大，最好是按照至少10倍的比例。
电容元件C3的功能是允许通过Fowler-Nordheim(FN公式)效应或通过热电子注入现象将电荷注入电容元件C2中。元件C3能够将元件C2和C1的电荷并联来避免元件C1上的压力。元件C3的电介质隔片的厚度大于元件C1的电介质隔片的厚度，以避免引入附加漏电路径。
节点F连接到具有绝缘控制端子的晶体管(例如，MOS晶体管5)的栅极G，所述晶体管的导电端(漏极D和源极S)连接到输出端子14和15以测量包含在元件C2之中的残留电荷(忽略并联的元件C1的电容)。例如，端子15接地，而端子14连接到允许对晶体管5中的漏极电流I14进行流-压转换的电流源。
晶体管5的栅极电介质的厚度大于元件C1的电介质的厚度以避免在节点F上引入额外漏电量。最好是，晶体管5的栅极厚度大于元件C3的电介质的厚度，以避免引入附加编程路径(向节点F中注入电荷和从节点F中取出电荷)。
图3显示了以端子15为基准，依据节点F处的电压VF的晶体管5的漏极电流I14的形状的示例。电压VF表示晶体管5的栅极-源极电压。这取决于穿过并联的电容C1和C2的残留电荷，因而实质上取决于电容C2中的残留电荷。通过保持端子12和15处于相同的电压(例如，接地)并且通过向端子14上施加已知电压来进行漏极电流I14的测定。不同的参考电压可同时被施加在端子12和15上，如此后参考图13和14所看到的那样。
图4阐明了节点F处的电荷QF随着时间的变化。时间t0处，当停止在端子13上施加电压Valim时，电荷QF从初始值QINIT开始，直到在时间t1处取消施加电压时，呈现电容放电形状。时间t0和t1之间的时间间隔不仅取决于元件C1的电介质的漏电量能力，而且取决于元件C2的值(及由此取决于存储容量)，其决定了值QINIT。
假定端子12、15以及电容元件C1的第二电极22为参考电压、且假定端子14被偏离到确定的电平，以便电流I14中的变化仅仅由节点F的电压变化而引起，因此，这一变化仅取决于从时间t0开始所经过的时间。
这一结果是由于时间漏电量元件(C1)与表示残留电荷的元件(C2)之间所进行的分离而获得的。
经由电容元件C3对电路进行编程或复位保护了电容元件C1，所述电容元件C1具有相对较薄的氧化物厚度(电介质)，否则所述电容元件C1在编程过程中会有被损坏的风险。这尤其能够使得测量随着时间而更具可靠性和可再现性。
几个电容元件C3可并联连接于端子13和节点F之间，以加速编程或复位时间。
类似地，保持时间不仅可通过设置元件C1和C2的电介质的厚度和/或介电常数来进行修改，而且可通过并联地提供几个元件C1和/或C2来修改。
图5显示了根据本发明的电路的第二实施例。与图2的实施例相比，晶体管5被替换为晶体管6，其浮动栅极FG连接到节点F。晶体管6的控制栅极CG连接到按照电路的残留电荷的读取模式来控制的端子16。
图6采用电流I14对施加于控制栅极上的电压V16的图形的形式阐明了图5的电路的操作。假定晶体管6的漏极和源极端子14和15处的电压通过外部读取电路(11，图1)而保持不变。因此，浮动栅极与端子15之间的电压降取决于存在于节点F处的电荷、节点F与12(实质上是电容C1和C2)之间的总电容、以及施加于晶体管6的控制端子16上的电压。在图6中，举例说明了三条曲线a、b和c。曲线a显示了节点F完全放电的情况。曲线b显示了节点F上呈现正电荷(电子提取)的情况。然后，晶体管6的阈值被降低。曲线c显示了节点F处的负电荷(电子注入)的情况，这会为MOS晶体管产生较高的阈值。
根据该电压的施加，可将电荷注入到节点F中或从节点F中提取电荷，以便将晶体管6的特性从曲线a变到曲线b和c中之一。一旦与编程电压断开，电容C1的漏电量就会提供随着时间变化的曲线。
浮动栅栅G与晶体管6的沟道(有效面积)之间的电介质厚度大于元件C1的电介质厚度，并且最好也大于元件C3的电介质厚度。
图7显示了根据电荷注入或提取元件C3是具有浮动栅极的MOS晶体管7的改进的电气示意图。在图7的示例中，电路被显示为连接于它的一部分环境中。例如，晶体管7的漏极42连接到用于接收电压Valim的电流源18，而它的源极73接地。它的控制栅极74接收控制信号CTRL，所述控制信号CTRL用于在需要注入电荷时导通晶体管7。晶体管7的浮动栅极41连接到节点F。晶体管6的漏极(端子14)接收供电电压Valim，它的源极通过电流源19接地。电流源19两端的电压V19表示节点F处的电压。
图7的改进提供了一种结构，其允许通过在端子42、73与74之间施加适应电压由所谓的热载流子(电子)现象将电子注入到节点F上。
之后，假定通过Fowler-Nordheim效应来提取电子(相对于端子12在端子13上施加正复位电压)，但是所要描述的操作很容易就会转置成在节点F处注入电子，例如通过所谓的热载流子现象。
从上述描述中看来，有可能确定残留电荷(相对于初始电荷而言)与电路复位阶段之后所花费时间之间的相关性。
可设计任何用于读取节点F的电压的电路。例如，基于转换表或者在数字化之后基于根据电路特性而建立的转换规律、将晶体管5(或6)中的电流的测量值或表示这个电流的电压的测量值转换为时间。根据图13到19B来描述用于解释时间放电的读取电路的优选示例。
尽管已经为单个电源电压Valim设立了基准，但是若在残留电荷与测量值之间具有可利用的基准，则也可采用不同的电压来进行编程和读取。
根据实施例特定例子，根据本发明第一方面的电荷保持电路被构造成具有以下参数值：
电容C1：2fF，电介质厚度：40埃(angstroms)；
电容C2：20fF，电介质厚度：160埃；
电容C3：1fF，电介质厚度：80埃。
在大约一星期之后对用施加大约12伏的电压来初始化的这种电路进行放电。当然这仅仅是一个例子，电介质厚度值、介电常数、以及几个元件C1或C2的可能的并联连接关系决定了电荷保持时间。
根据本发明第二方面，图8A、8B、9A、9B、9C 10A、10B 10C 11A11B 11C、12A、12B以及12C显示了在源自于EEPROM存储器体系结构中构造根据图7的实施例的电路。
图8A、9A、10A、11A以及12A分别是电子电荷保持电路以及其元件C2、7、C1和6的简化顶视图。图8B是沿着图8A的线AA′的剖面图。图9B、10B、11B以及12B分别是沿着图9A、10A、11A以及12A的线BB′的剖面图。图8C、9C、10C、11C以及12C显示了电子电荷保持电路以及其元件C2、7、C1和6的相应的等效电气示意图。
在所描述的例子中，假定在P型硅衬底中实施N沟道晶体管。当然，反过来也可以。
从串联连接了单个栅极选择晶体管T2、T3、T1或T4的浮动栅极晶体管中获得了每个元件或单元C2、7、C1或6，所述晶体管T2、T3、T1、T4例如用于从EEPROM存储单元阵列中选择电子电荷保持电路。
不同的晶体管构成元件C2、7、C1和6的浮动栅极互连(导电线84)以构成浮动节点F。它们的控制栅极同时连接到施加读取控制信号CG的导电线85。它们的相应源极互连到端子12(地面)，它们的相应漏极连接到选择晶体管T2、T3、T1和T4的相应源极。
晶体管T1到T4的栅极同时连接到施加电路选择信号SEL的导电线86。它们的相应漏极D1到D4连接到各个可控制位线BL1到BL4。图8C中位线的顺序被任意地例示成BL2、BL3、BL1和BL4，但是不同元件C2、7、C1和6在水平行方向上(在附图的方向上)的顺序无关紧要。
在实施例的这个例子中，假定了N型源极和漏极区(图8B)，其通过绝缘区81在行方向上彼此隔离。在通过绝缘层82与有效区域相隔离的第一导电层M1中构造浮动栅极，在通过第三绝缘层83与第一导电层M1相隔离的第二导致层M2中构造控制栅极。例如在层M1中构造选择晶体管的栅极。
相对于常规EPROM存储单元阵列而言的差异在于，采用由四个晶体管构成的组来互连浮动栅极以构造浮动节点F。另一个差异在于，构成不同电路元件的浮栅晶体管它们的隧道窗口厚度和/或它们的漏极和源极连接彼此不同。
图9A到9C举例说明了存储电容器C2的构造。相应浮栅晶体管的漏极DC2和源极SC2被短路(通过在整个有效区上扩展N+型注入，图9B)以构造电容器的电极32。此外，相对于标准EEPROM单元来说去除了隧道窗口。
图10A到10C举例说明了构成电容编程元件C3的晶体管7的构造。标准EEPROM单元在隧道窗口102下(图10B)具有带N掺杂区的扩展101，所述隧道窗口102用于在电荷注入区中提供平台。作为标准EEPROM单元，漏极区D7连接到选择晶体管T3的源极。源极区S7连接到端子12。
图11A、11B和11C举例说明了构成电荷保持电路的漏电量元件的电容元件C1的构造。与标准EEPROM单元相比，区别包括磨去用于隧道效应的电介质窗口(区112，图11B)以提高漏电量。例如，电介质112的厚度被选择成未修改单元的隧道窗口(102，图10B)厚度(例如，70到80埃之间)的约一半(例如，30到40埃之间)。
图12A、12B、12C举例说明了读取晶体管6的构造，其中去除隧道窗口最好是EEPROM单元的常用注入区(101，图10B)。因而由源极S6和D6限定的有效区类似于普通MOS晶体管的有效区。
图8A到12C的说明被简化，且适用于所使用的技术。特别是，将栅极显示为与漏极和源极区的限定对准，但是常常会出现轻微的重叠。
借助于EEPROM单元技术进行构造的好处在于，可通过施加与用于在EEPROM存储器单元中进行擦除或写入时相同的电压电平和相同的时间窗口，来对电荷保持电路进行编程。
另一个好处在于，这保持了随着时间的稳定性，同时避免了在连续写操作过程中漏电量元件(C1)的薄氧化物的衰减。
位线BL1到BL4的相应连接取决于电路操作阶段，特别是取决于编程(复位)或读取阶段。
在下文中表I举例说明了从如图8A到12C所例示的电子电荷保持电路中进行复位(SET)和读取(READ)的实施例。
表I
| SEL | CG | BL2 | BL3 | BL1 | BL4 | 12 | |
| SET(复位) | VPP1 | 0 | HZ | VPP2 | HZ | HZ | HZ |
| READ(读取) | VSEL | VREAD | HZ | HZ | HZ | V14 | 0 |
在复位阶段SET中，使选择信号SEL为相对于地的第一高压VPP1以导通不同的晶体管T1到T4，同时施加于浮动栅极晶体管的控制栅极的信号CG保持低电平0以导通晶体管6。位线BL1、BL2和BL4保持浮动(高阻态HZ)、同时向线BL3施加允许浮动节点F充电的正电压VPP2。最好保持线12(浮栅晶体管的源极所共有)不连接HZ。
对于读取READ来说，由信号SEL触发不同的选择晶体管到电平VSEL，并且向不同浮动栅极晶体管的控制栅极施加读取电压VREAD。线BL1、BL2和BL3处于高阻态HZ，同时线BL4接收允许供应读取电流源的电压V14。线12此时接地。
不同电平VPP1、VPP2、VSEL、VREAD和V14之间的关系式最好如下所示：
VPP1大于VPP2；
VSEL大于VREAD；
VREAD的数量级与V14相同。
根据实施例的特定例子：
VPP1＝14伏；
VPP2＝12伏；
VSEL＝4伏；
VREAD＝2伏；以及
V14＝1伏。
当然，在与EEPROM单元相关的以上描述的内容之中，电荷保持电路的每个元件当然可被替换成下述结构，其中并联的几个相同单元的子集被用于不同的相应元件。具体说来：
并联使用几个元件C2以提高节点F的电容以提高电子电路放电时间；
并联使用几个元件7以在编程的复位上提高节点F处的电子注入或提取速率；
并联使用几个漏电量元件C1以减小系统放电时间；和/或
并联引入几个读取元件6以在电路的测定中提供更大的电流。
电子保持电路可被引入到标准EEPROM存储单元阵列的任何位置处，这使得可能的恶意用户更难以对其定位。
作为改进，可使几个电路位于EEPROM存储板的不同位置。在这种情况下，可保证所有电路具有相同的放电时间或保证电路具有彼此不同的放电时间。
根据另一改进，尽管几个电路分布于存储板中，根据由地址发生器控制的确定或随机序列可立即使用单个电路。
倘若提供适合的寻址和切换装置，则构成本发明的电荷保持电路的单元选择晶体管可与普通EEPROM单元共享相同的位线。
图13显示了根据本发明第三方面的用于读取电子电荷保持电路状态以进行时间测量的电路(11，图1)的第一实施例。为了简化的目的，用方框10代表电荷保持电路(图2、图5、图7或图8A到12C)，其包括读取晶体管(在这个例子中，MOS晶体管5)以及组合了元件C1和C2的电容元件。
一般地说，根据本发明的这个第三方面，电荷保持电路可由任何电路(例如，上述国际专利申请WO-A-03/083769中所述的电路)构成。
电路10的输出晶体管5位于差动组件的第一支路中，所述差动组件包括串联于施加电源电压Valim的端子131与地之间的两个MOS晶体管的并联支路。每个支路包括，串联的P沟道晶体管P1或P2、N沟道晶体管N1或N2以及N沟道晶体管N3或N5。两个晶体管P1和P2的栅极连接到P2晶体管的源极，它们的漏极连接到供电端131。晶体管N1和N2的栅极连接到施加参考电压的端子132。在这个例子中，参考电压由运算放大器133提供，所述运算放大器133接收同相输入(+)电压V0，它的反相输入(-)连接到晶体管N2的源极和晶体管N5的漏极(电路10的端子14)。可选组件133、N1和N2允许在晶体管N1和N2的源极上设置相同的电压电平。晶体管N3的栅极接收由数-模转换器134提供的模拟信号VDAC，下文中将描述其操作。其功能是提供阶跃电压以翻译电路10中的残留电荷。
晶体管P2和P1的相应源极连接在两个输入端上，例如比较器135的非反相(+)和反相(-)输入端，输出端OUT用来触发(TRIGGER器136)提供结果TIME，所述结果TIME与表示转换器的计数器的状态COUNT的二进制字相对应。这个计数器按时钟脉冲频率CK的速率进行计数，以产生阶跃信号，如下文中所示。
图13的电路对两个支路中的电流之间的差值进行比较。当支路P1、N1和N3中的电流变得比支路P2、N2和N5中的电流更大(或根据初始状态变得更低)时，比较器135的输出端进行切换。
如果端子12接地，对于流入第一支路中的电流I14来说，数值QF/CT大于晶体管5的阈值电压(Vt)，其中QF表示电路10中的残留电荷，CT表示节点F与地之间的电容的累积值(特别是，电容元件C1和C2)。
经由放大器133施加于端子14的电压V0最好是来源于电路137中，所述电路137包括随动装配放大器(follower-assembled amplifier)138(输出端连接到反相输入端(-))，其同相输入端(+)连接到二极管装配N沟道晶体管N4的漏极。晶体管N4的源极接地，其漏极由恒流源139(I0)连接到施加正电源电压(例如，Valim)的端子。
电路137产生电平V0以便晶体管5导通允许读取。
根据电路所需要的消耗来选择电流I0。
出于精度的原因而匹配N沟道晶体管。
最好是，在端子12上施加大于电平V0的电平。目的是，即使单元10全部被放电，也要使晶体管5导电，并允许在整个操作范围期内进行读取。因而，当由转换器134提供的电压VDAC超过电平V0+QF/CT时，比较器135的输出端进行切换。
图14显示了一优选实施例，其中使其节点F′永久地放电的参考结构10′用于设置电路10的端子12的电压。例如，晶体管140(穿通栅极(PassGate))连接电路10和10′的端子12和12′。放大器141使其同相输入(+)连接到电路10′的端子14′，以及由恒流源142(I0)连接到施加电源电压的端子131。放大器141的反相输入(-)接收由电路137产生的参考电压V0，如参考图13而进行描述的那样。电流源139和142产生相同的电流I0。因此，端子14′的电压被设置成V0(通过放大器141的反馈和通过处于电平V0的晶体管5′的栅极、通过源极142的尺寸注入)。即使节点F′处没有存储电荷，端子12′的电压也大于电平V0。当然，当电压施加在端子12′(由放大器141)上时，节点F′表示电容分压器的中点(仅考虑相对于地的晶体管5′的栅极电容)。因此，为了获得节点F′处的电平V0，端子12′的电压大于电平V0。
为了简化图14的描述，其余的结构相同于参考图13而讨论的结构，因而没有描述。
晶体管140仅仅在电路的读取模式中被导通。其余时间，端子12不连接或者接地。
当晶体管140导通时，端子12′的电压被转换到端子12。由于端子14的电压由放大器133(其同相输入端连接到电路137的输出端)设置成电平V0，节点F的电压为电平V0加上该节点上所存储的电荷。如果单元10没有被充电，则节点F处于电平V0。如果单元包括电荷QF，则节点F处的电压等于V0+QF/CT。
这个实施例的优点是，用于补偿可能的制造偏差，晶体管140在电路10和10′的电容元件的第二可访问电极上设置相同的电压。
若是图13或图14的读取电路，可在读取周期之外借助于所采用的控制开关(例如，断开供电支路和/或断开电流源)断开。
在读取侧，假定电荷QF具有初始值QINIT，此时已知Q(r)，介于V0和V0+Q(r)/CT中间的、由转换器134提供的阶跃电压VDAC能够测量时间。
从电平V0+Q(r)/CT开始、逐渐地降低电平，比较器135的切换点对应于转换器的数字参考点COUNT。这个参考点是关于自从在电平Q(r)处复位(电荷保持电路10的编程)以来所经过的时间的信息。参考图16A到19B给出了示例。
其优点在于数字字节的输出端可很容易被利用。
最好是，数-模转换器是非线性转换器以补偿非线性曲线(图4)，其后跟随电荷保持电路的电容放电。作为改进，由数字装置(计算器型的)下行进行校正，所述数字装置用于根据读取电路在该处进行切换的计数COUNT来校正经过的时间。
图15显示了数-模转换器134的电气示意图的示例。差动放大器151上提供参考电压Vref，所述差动放大器151的输出端连接到n+2支路的共栅极，该支路包括P沟道MOS晶体管152、1520、1521、...、152n。第一晶体管152使其源极由电阻器R接地并连接于放大器151的反相输入(-)以设置Vref/R电流。下一个n+1支路1520到152n的晶体管1520到152n具有相对于从一个支路到下一个支路尺寸上的提高，从晶体管1520的统一尺寸开始，直到晶体管152的尺寸。尺寸比率最好是从一个支路到下一个支路加倍以反映对电压辐值进行计数的二进制符号。晶体管152和1520到152n的相应源极被连接到施加电源电压Valim的端子150。晶体管1520到152n的相应漏极由开关K0到Kn连接到N沟道MOS晶体管155的漏极，所述N沟道MOS晶体管155被组装成二极管且被组装成第二N沟道晶体管156上的电流镜。晶体管155和156源极接地。晶体管156的漏极连接到运算放大器157的反相输入(-)，所述运算放大器157的同相输入(+)接收读取电路的参考电压V0，其输出端提供电压VDAC。电阻器R′(例如，具有与电阻器R相同的值)将放大器157的输出端连接到其反相输入。开关K0到Kn(例如，MOS晶体管)受计数电路的相应位b0、b1...bn共n+1位的控制。计数电路包括计数器153，所述计数器153使其n+1位并联发送到非线性转换电路154(NLC)上。给放大器151和157、以及计数器153和电路154提供例如电压Valim。
假定电阻器R和R′为相同的值，晶体管156中的电流等于k*Vref/R，其中k表示计数电路的状态COUNT(计数)。因此，由关系式V0+k*Vref提供输出电压VDAC。
可采用另一个非线性数-模转换电路，图15的电路表示这种转换器的实施例的简单示例。
图16A和16B举例说明了根据本发明第三方面的读取电路的第一操作模式，以及分别显示了电压QF和电压VDAC随着时间的变化的示例。
假定在时间t0时放电电路初始化为电平Q(r)，及在时间tR时进行读取，其中残留电荷是QR。
转换器的非线性由电路154例如基于实验或特性数据来定义，以补偿电荷保持电路放电曲线。电路154例如是组合逻辑，其将计数器153的输出端的线性增大转换成非线性增大。
根据在该处进行读取的时间(例如，tR，图16A)，相对于读取开始时间(图16B的时序图的时间起点)的延迟Δs，晶体管5中的电流产生输出端OUT的切换。在阶跃电压的产生过程中，时间间隔实际上对应于计数器153提供的数值，所述阶跃电压被发送到晶体管N3的栅极(图13)。时间信号OUT切换时的计数器的状态能够推导出编程时间t0和读取时间tR之间所经过的时间间隔Δt、是否提供包括电荷保持电路的设备(假设其端子13仍保持不连接或绝缘)。在图16A和16B的例子中，假定电压VDAC从电平V0+Q(r)/CT开始下降。当然可通过增大电压进行测量，开关点tS保持原样。
对于读取开始时间tR与切换时间tS之间的时间间隔而言，电压VDAC的阶跃的速度(因而计数器153的频率CK)被选择成相对于电路10的放电速率而言足够快，以便相对于实际间隔Δt(tR-t0)来说可以被忽略。然而，对该附图的夸大描述显示了相反的情况。
因而可见，在不供电时也可进行本发明的元件10的放电，尽管如此也不会放松时间概念。
电压Vref最好是被选择成符合等式k*Vref＝Q(r)/CT。
最好是，通过在非易失性存储寄存器158(NVM)中存储电压值Vref或符合上述等式而获得的计数器的起始值k、以及通过在每次读取时利用这个值，来执行读取电路的调整。
图17A和17B在两个初始充电状态Q(r′)和Q(r”)下，显示了利用非线性数-模转换器来执行电荷随着时间减少和可能的调整的例子。
调整参考值的事实(在这个例子中，分别为Q(r′)/(k*CT)和Q(r”)(k*CT))使得时间测量与编程条件无关，即与初始电荷Q(r′)或Q(r”)无关。如图17A和17B中可见，当采用它们作为初始充电电平时，切换时间tS相同，而转换器初始电平不同。
根据放电曲线是否已知，可能必须校准每个放电电路10以便非线性转换器134遵循该放电曲线。
图18A、18B、19A和19B举例说明了本发明的优选实施例，其中在首次使用、初始化、或在制造结束时执行读取电路的校准。为了这个目的，在时间t10处对电路进行编程，其相对于时间t10的间隔已知(例如24小时间隔)，然后在时间t11处进行测量。然后确定直到切换时间tS时由数-模转换器提供的阶跃降低的阶跃数。对于所涉及的电路来说，这样能够确定已知时间间隔的阶跃或分级数目。然后可将这一数目存储在设备1的非易失性存储元件中。
图18A和18B举例说明了第一个例子，其中24h需要7次阶跃。因此，两次阶跃之间的时间间隔(TIME STEP)为24/7。
图19A和19B举例说明了第二个例子，其中借助于另一个不同电路，例如通过电容C1和C2的值，相同时间范围内需要13次阶跃。因此，两次阶跃之间的时间间隔为24/13。
图20是一简要框图，其部分地举例说明图15的电路可能改进的例子以获得图18A、18B、19A和19B的操作。这种修改包括采用计数器153提供的计数COUNT，以将其(乘法器160)乘以存储在非易失性存储器(方框161，NVM)中的时间转换参数(Δt/STEP)(Δt/间隔)，以提供考虑了电路特性的计数值COUNT′(计数′)。值COUNT′被提供给触发器136。向该数量施加一权重系数，所述权重系数是初始电路特性测量的函数。
本实施例的优点在于，不需要结构性修改读取电路以适合于不同的电荷保持电路。
图21是在实现本发明第四方面的环境例子中举例说明电荷保持电路的实施例的简要框图。
该附图例如基于图2所示电荷保持电路的实施例。端子13由通过对信号SET进行编程来控制的开关211而连接到电压VPP2以便初始化放电周期。端子14通过由读取信号READ所控制的开关212而被连接于读取电压V14，电流源19两端的电压V19(用电阻来例示)提供用于表示从初始化以来所经过的时间。
根据本发明第四方面的优选例子，通过施加适应性电压电平，元件C1还用作快速编程元件，以获得对节点F上的电子的快速注入或提取。然后开关213插入元件C1的电极22与施加电压VPP3的端子之间，以强制进行节点F上的电荷注入或提取。开关213由快速编程信号FLASH SET控制。在静止状态中(当没有在电极22上施加电压VPP3时)，开关213至少起接地电极22的作用。实际上，开关213可使端子22不连接。由于电路结构的关系，对于放电路径来说经由漏电量元件C1足以在节点F与地之间存在。实际上大致情况就是这样。
参考图21而描述的例子很适合于由浮栅晶体管(图8A到12C)构成的电荷保持电路。
例如，在检测到目的在于阻止正常电路编程的异常运行状态之后，就可采用这种快速编程(与由元件C3进行正常编程比较相对较快)。
由于理论上这种情况在产品的整个寿命期之中都是非常罕见的，所以会压迫元件C1的电介质和由此损失测量的重复性的风险都是可接受的。此外，电介质的任何改变都势必加速放电，并因而缩小时间窗口。现在，在操作异常的情况下预期效果常常是这样。特别是，如果在检测到试图攻击(hacking)产品的情况下提供这种操作，则按照通常期望保护的方式降低每次检测的电容。
根据本申请，采用快速编程功能，将电荷带到节点F上并重新开始时间周期，或者反之强制节点F快速放电，例如禁止对由电荷保持电路保护的数据进行后续访问。
此后表II举例说明了在由图8A到12C所例示类型的电荷保持电路的实施例中根据本发明第四方面的快速编程(FLASH SET)的实施例。表II显示了上述表I的编程和读取阶段。
表II
| SEL | CG | BL2 | BL3 | BL1 | BL4 | 12 | |
| SET(复位) | VPP1 | 0 | HZ | VPP2 | HZ | HZ | HZ |
| FLASH SET(快速复位) | VPP1 | 0 | HZ | HZ | VPP3 | HZ | HZ |
| READ(读取) | VSEL | VREAD | HZ | HZ | HZ | V14 | 0 |
快速编程FLASH SET包括在线BL1(图8C)上施加偏压VPP3(例如，等于有效的电平VPP2)，而所有其他位线BL2到BL4处于高阻态HZ、零信号CG，同时处于电平VPP1的信号SEL导通选择晶体管T1到T4。线12最好处于高阻态HZ。
快速编程利用相对于复位晶体管7的电介质102(图10B)而言更低的元件C1的电介质厚度来加速编程。
本发明这个方面的优点是在不供电周期之后在充电或放电模式下将时间测量与快速编程功能相组合。
在其中希望在无源电路中测量时间的任何系统中均可找到本发明的众多应用。实施例的特定例子涉及对存储于数字载体上的数据或程序进行访问的权限管理。在这种应用中，根据本发明的电路可被添加到不会一直被供电的存储器系统中(存储密钥等)，或者可被设置于单独的电路中，以及例如在首次载入要保护的数据时被复位。
第二个应用示例涉及测量任意两个元件之间的时间间隔，例如，在交易型应用中。
当然，本发明很可能具有所属领域技术人员容易地想到的各种变更、修改和改进。特别是，基于以上所述的功能指示且基于应用的需求不难实际实施本发明。例如，编程可仅被访问一次，或者也可以在每次对应用程序上电时被继续执行。此外，特别是因为不需要永久供电，所以本发明可以在(电磁转发器型的)非接触设备中实现，这会导致从它们所存在的电磁场(由端子产生的)中供电。
Claims (12)
1.一种用于进行时间测量的电荷保持电子电路，包括：
至少一个第一电容元件(C1)，其第一电极(21)连接到浮动节点(F)；
至少一个第二电容元件(C2)，其第一电极(31)连接到所述浮动节点(F)，第一电容元件经由其电介质隔片(23)来显示漏电量；以及
至少一个第一晶体管(5，6)，具有连接到所述浮动节点的绝缘控制端子。
2.如权利要求1所述的电路，其中第二电容元件具有比第一电容元件更大的电荷保持电容。
3.如权利要求1或2所述的电路，其中通过基于第一晶体管(5，6)中的电流(I14)评估浮动节点(F)的残留电荷，来获得时间数据的测量。
4.如权利要求1到3中任一个所述的电路，其中第二电容元件(C2)电介质隔片的厚度大于第一电容元件(C1)的厚度。
5.如权利要求1到4中任一个所述的电路，其中至少一个第三电容元件(C3，7)的第一电极(41)连接到所述浮动节点(F)，并且第二个电极(42)连接到电压源。
6.如权利要求5所述的电路，其中，通过经由该第三电容元件(C3，7)向浮动节点(F)中注入电荷或从浮动节点中提取电荷来获得复位或编程。
7.如权利要求5或6中任一个所述的电路，其中第三电容元件(C3，7)电介质隔片的厚度大于第一电容元件(C1)的厚度。
8.如权利要求5到7中任一个所述的电路，其中所述第三电容元件(C3)由浮动栅极与双栅晶体管(7)的活动区之间的电介质构成。
9.如权利要求1到8中任一个所述的电路，其中所述第一晶体管(6)是浮栅晶体管。
10.从属于权利要求5到8中任一个的权利要求9的电路，其中浮动栅极与第一晶体管(6)的活动区之间的电介质隔片的厚度大于第三电容元件(C3，7)的电介质隔片的厚度。
11.如权利要求1到10中任一个所述的电路，其中第二元件(C2)的电容决定了保持时间。
12.一种用于控制权利要求1到11所述的电荷保持电路的方法，其中通过向浮动节点(F)注入电荷或者从浮动节点(F)中提取电荷而获得编程或初始化。
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