CN101595554A - 形成贯穿衬底的互连的方法 - Google Patents
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Abstract
在形成至少一个贯穿衬底的互连的方法的一个实施例中，提供具有第一表面(202)和相对的第二表面(204)的半导体衬底(200)。在半导体衬底中形成至少一个开口(210)，从第一表面延伸到半导体衬底内的中间深度。该至少一个开口由底部(216)部分地限定。在底部上提供至少一个金属催化剂纳米颗粒(220)。在金属催化剂纳米颗粒促进半导体材料(222)的沉积的情况下，在该至少一个开口内沉积导电材料。可以从第二表面去除半导体衬底的材料，以露出填充该至少一个开口的导电材料的一部分(图3K)。在另一实施例中，不使用纳米颗粒，而是选择导电材料来选择性地沉积在部分地限定该至少一个开口的底部上。
Description
技术领域
本发明的实施例涉及半导体制造。更具体地，本发明的实施例涉及在半导体衬底中形成贯穿衬底的互连的方法。
背景技术
通过与不同的其它处理相结合地利用光刻法在单个半导体晶片或其它半导体衬底上制造几百或几千个同样的电路图案，批量地生产包括集成电路的半导体装置。近年来，增加半导体装配中半导体装置的密度的研究有所增多。增加半导体装配中半导体装置的密度的一种技术是使多个半导体衬底相互堆叠。形成贯穿衬底的互连，它们贯穿半导体衬底以提供从一个半导体衬底的有源面到该半导体衬底的背面的导电通路，以便实现与另一半导体衬底或承载衬底的互连。
图1示出了用于采用了贯穿衬底的互连的半导体装置装配的当前可用设计的示例。如图1所示，半导体装置装配100包括减薄的半导体衬底102、减薄的半导体衬底103以及承载衬底104，它们中的每一个都可以彼此电互连。半导体衬底102包括有源面106和相对的背面108。在有源面106下形成有若干有源半导体器件(例如，晶体管)，并且在有源面106上或下方可以形成无源元件(例如，电容器、电阻器或其它元件)。通过用导电材料112填充形成在半导体衬底102中的开口，形成贯穿衬底的互连110和111。贯穿衬底的互连110和111中的每一个还包括绝缘层114，该绝缘层114使贯穿衬底的互连110和111与半导体衬底102电隔离。导电线116将相应的贯穿衬底的互连110和111中的导电材料112电耦接于相应的接触区118，该接触区118电连接于半导体衬底102的有源器件和/或无源元件。
半导体衬底103也包括有源面122和相对的背面124，该有源面122包括在其下方形成的有源半导体器件。半导体衬底103还包括贯穿衬底的互连126，每个贯穿衬底的互连126都包括填充有导电材料130的开口和绝缘层132，该绝缘层132使贯穿衬底的互连126与半导体衬底103电隔离。接触焊盘134将半导体衬底103的每个贯穿衬底的互连126电连接于半导体衬底102的相应的贯穿衬底的互连110。半导体衬底103的有源器件和/或无源元件通过接触区137电耦接于导电线136。另外，接触焊盘135还电耦接于贯穿衬底的互连111和导电线136。因此，通过将贯穿衬底的互连111电耦接于导电线116和接触焊盘135，可以将半导体衬底103的有源器件和/或无源元件电连接于半导体衬底102的有源器件和/或无源元件。
可以是另一半导体衬底或其它衬底的承载衬底104包括端子焊盘142，其电连接于承载衬底104的电路(未示出)。每个端子焊盘142都通过，例如接触焊盘146，电连接于相应的贯穿衬底的互连126，从而电连接于半导体衬底102的有源器件和/或无源元件。因此，通过适当地堆叠以及利用贯穿衬底的互连对半导体衬底进行电互连，可以形成若干不同的半导体装置装配。
为了节省用于半导体器件的半导体衬底上的空间，可以以高深宽比，诸如10∶1或更高的深宽比，来形成贯穿衬底的互连。然而，一致地并完全地填充有导电材料的高深宽比的贯穿衬底的互连是难以形成的。图2A到2C举例说明了在试图形成高深宽比的贯穿衬底的互连时遇到的问题之一。如图2A所示，提供了包括有源面152和相对的背面154的半导体衬底150。通过刻蚀或激光打孔，可以在半导体衬底150中形成到距离有源面152中间深度的开口156。每个开口156的侧壁155和底部157可以覆盖绝缘层158，以便使填充开口156的导电材料与半导体衬底150电隔离。当接着试图利用诸如电化学沉积处理或物理沉积处理的沉积处理来用导电材料完全填充开口156时，导电材料可能不会完全地填充开口156。
如图2B所示，导电材料160一开始可能在开口156的侧壁155和底部157上集结。如图2C所示，导电材料160的沉积继续进行，同时导电材料160向内部前进，直到开口156的入口过早关闭，阻碍了开口156的完全填充并形成空隙162。因此，不完全填充的开口156不能被可靠地以及可再生产地配置为如图1所示的低电阻的贯穿衬底的互连，该贯穿衬底的互连用于将半导体衬底150的有源器件和/或无源元件电连接于与半导体衬底150堆叠的另一半导体衬底和/或承载衬底。因此，半导体装置的研究者和开发者们在继续寻找用于形成贯穿衬底的互连的改进技术，其中，用导电材料一致地并充分地填充形成于半导体衬底中的开口。
发明内容
本发明的不同实施例涉及形成贯穿衬底的互连的方法。在涉及形成至少一个贯穿衬底的互连的方法的本发明的一个实施例中，提供了具有第一表面和相对的第二表面的半导体衬底。在半导体衬底内形成至少一个开口，该至少一个开口从第一表面延伸到半导体衬底内的中间深度。该至少一个开口由底部部分地限定。在底部上提供至少一个金属催化剂纳米颗粒。在金属催化剂纳米颗粒促进导电材料的沉积的条件下，在该至少一个开口内沉积导电材料。可以从第二表面去除半导体衬底的材料，以露出填充该至少一个开口的导电材料的一部分。
在涉及形成至少一个贯穿衬底的互连的方法的本发明的另一实施例中，提供了具有第一表面和相对的第二表面的半导体衬底。在半导体衬底中形成至少一个开口，该至少一个开口从第一表面延伸到半导体衬底内的中间深度。该至少一个开口由包括第一材料的至少一个侧壁和包括第二材料的底部限定。用导电材料填充该至少一个开口，该导电材料具有选择性以：在形成底部的第二材料上集结优先于在形成至少一个侧壁的第一材料上集结。从第二表面去除半导体衬底的材料，以露出填充该至少一个开口的导电材料的一部分。
附图说明
附图举例说明了本发明的不同实施例，其中相同的附图标记指代在附图中示出的不同视图或实施例中的相同或相似的元件或特征。
图1是根据一个当前可用设计的包括多个堆叠的半导体衬底的半导体装置装配的示意性的侧视横截面视图。
图2A到2C是示意性的侧视横截面视图，其举例说明了根据一个当前可用处理，在试图完全填充形成于半导体衬底中的开口时遇到的一个问题。
图3A到3K是示意性的侧视横截面视图，其举例说明了根据本发明的一个实施例的形成至少一个贯穿衬底的互连的方法中的不同阶段。
图4A到4G是示意性的侧视横截面视图，其举例说明了根据本发明的另一实施例的形成至少一个贯穿衬底的互连的方法中的不同阶段。
具体实施方式
本发明的不同实施例涉及形成贯穿衬底的互连的方法。图3A到3K举例说明根据本发明的一个实施例的形成至少一个贯穿衬底的互连的方法，其中用在存在金属催化剂纳米颗粒的情况下生长的导电材料来填充形成在半导体衬底中的至少一个开口。如图3A所示，提供了具有有源面202和相对的背面204的半导体衬底200。有源面202包括若干接触区206(为简单起见只示出两个)，这些接触区206各自电连接于有源半导体器件(例如，晶体管)和/或无源元件(例如电容器、电阻器或其它无源元件)，上述有源半导体器件位于形成在有源面202之下的有源区208内，上述无源元件可位于有源面202之上或之下。例如，各接触区206可以电耦接于形成在有源区208中的晶体管的栅极、源极或漏极。
半导体衬底200可以包括晶片形式的块状半导体衬底，诸如包括若干半导体芯片的半导体材料的完整晶片或部分晶片。例如，半导体衬底200可以包括单晶硅衬底、单晶化合物半导体衬底、绝缘体上硅(SOI)型衬底(例如，陶瓷上硅(SOC)、玻璃上硅(SOG)或蓝宝石上硅(SOS))，或者其它任何适当配置的适当的半导体衬底。半导体衬底200还可以是具有，例如，约750μm的厚度的减薄的完整或部分半导体晶片。
如图3B所示，在半导体衬底200中形成多个开口或盲孔210，它们从有源面202延伸到半导体衬底200内的中间深度212。开口210可以形成在半导体衬底200的“死区”部分，这些“死区”部分是半导体衬底200的没有集成电路的部分。根据本发明的不同实施例，可以通过刻蚀、激光打孔或其它适当的技术来形成开口210。例如，可以利用各向异性的干刻蚀处理或激光打孔来形成明确限定的开口210，其具有例如约500nm到约10μm的直径，以及例如约10∶1到约50∶1的深宽比。每个开口210由至少一个侧壁214和底部216来限定。例如，通过各向异性的反应离子刻蚀在半导体衬底中形成的开口可示出的横截面几何形状，大致复制由掩模在第一表面202上限定的图案；半导体衬底中激光打孔的开口可示出只有一个侧壁的大致圆形的横截面几何形状；并且当特定的湿刻蚀剂配制为对半导体衬底的特定晶面进行刻蚀时，利用该湿刻蚀剂在半导体衬底中形成的开口可以产生非圆形的横截面几何形状，其具有以某个角度连接的不同的侧壁。
如图3C所示，可以在半导体衬底200的有源面202上和开口210内热生长或沉积具有上表面219的介电层218，以覆盖侧壁214和底部216中的每个。例如，介电层218可以包括氧化物或氮化物，诸如通过热氧化、化学气相沉积(CVD)、原子层沉积(ALD)、反应溅射或其它适当的技术形成的二氧化硅或氮化硅钝化层。此外，介电层218还可以包括一个或多个不同类型的介电层。如图3D所示，通过适当地遮掩介电层218的上表面219以及采用各向异性的干刻蚀，可以去除覆盖各开口210的底部216的介电层218的部分。覆盖各开口210的至少一个侧壁214的介电层218最终将使沉积在开口210中的导电材料与半导体衬底200电隔离。
一个或多个金属催化剂纳米颗粒可以形成、沉积或者以其他方式提供在各开口210的底部216上。如图3E所示，根据本发明的一个实施例，可以利用电化学处理或其它适当的沉积处理在各开口210的底部216上选择性地形成一个或多个金属催化剂纳米颗粒220。金属催化剂纳米颗粒220可以显示出小于约100nm的直径或横向尺寸，并且更具体地，直径或横向尺寸可以是约5nm到约30nm。可以使用各种不同成分的金属催化剂纳米颗粒。例如，金属催化剂纳米颗粒220可以包括金、铂、钯、镍、钴、钛、任意前述金属的合金，或者其它适当的催化活性材料。
在本发明的一个特定实施例中，当半导体衬底200包括硅时，可以在必要时清洗半导体衬底200，并将其浸入1-2mM的NaAuCl42H2O无水乙醇溶液中，以在各开口210的底部216上无电镀地沉积一个或多个金纳米晶体。由于覆盖底部216的介电层218的部分已被去除和清洗掉，提供了用于金纳米晶体在其上优先集结的大致无二氧化硅的暴露的硅表面，因此金纳米晶体优先地沉积在开口210的底部216上，而不是覆盖侧壁214的介电层218上。将金纳米晶体用作纳米颗粒220仅仅是说明性的示例。利用类似的电化学技术，还可以沉积具有其它成分的纳米颗粒，诸如含有铂、钯、镍、钴以及钛的纳米颗粒。
图3F和3G举例说明了在金属催化剂纳米颗粒220促进导电材料222的沉积的条件下，导电材料222如何在开口210中生长。如图3F所示，可以通过CVD来生长导电材料222，在该CVD中，由于“气-液-固”(VLS)生长处理或“气-固”生长处理而生长导电材料222。金属催化剂纳米颗粒220和半导体衬底200可以被加热至足以在纳米颗粒220和下方的半导体衬底200的底部216之间建立紧密接触的温度。接下来，诸如硅烷(SiH4)、SiH4和氢氯酸(HCl)的混合物、二氯甲硅烷(SiH2Cl2)或锗烷(GeH4)的前驱气体流入开口210中。前驱气体还可以包括用于增强所生长的导电材料222的导电性的掺杂物。当导电材料222被掺杂时，掺杂水平为约1018cm-3到约1021cm-3。仅作为非限制性的说明性示例，当纳米颗粒220为金纳米晶体并且半导体衬底200包括硅时，前驱气体与金纳米晶体接触，后者由于执行CVD处理的温度而至少部分地或完全地熔化以形成金熔滴。当引入前驱气体时，金纳米晶体可以与来自半导体衬底200的硅熔合以形成金-硅合金。例如，来自前驱气体的硅或锗原子可溶解在金熔滴中，直到达到硅或锗在金中的饱和极限为止。然后，硅或锗原子从金熔滴中沉淀出来到半导体衬底200的硅底部216上，并在硅底部216上外延地生长。导电材料222可以逐渐生长为单晶硅或锗纳米线，这是由来自前驱气体的硅或锗原子的连续溶解以及在如此形成的纳米线上的沉积所导致的。除了硅或锗原子溶解在金纳米晶体中以外，或者作为其替换方式，硅或锗原子可以扩散在金熔滴周围，并且一开始在硅底部216与金纳米晶体之间的界面处和/或纳米线与金纳米晶体的界面处外延地生长。因此，金属催化剂纳米颗粒220的使用使得能够优先地在开口210内从底部216沿朝着有源面202的方向生长导电材料222，以防止在导电材料222充分填充开口210之前过早关闭开口210的入口。
如图3F和3G所示，生长处理继续，直到导电材料222将金属催化剂纳米颗粒220移置到高于介电层218的上表面219为止。图3F示出了导电材料222在中间阶段的生长。导电材料222可以生长为高深宽比的纳米线，其具有和促进纳米线生长的金属催化剂纳米颗粒220的直径或横向尺寸大小大致相同的直径或横向尺寸。因此，填充开口210之一的导电材料222一开始可能不横跨在部分限定开口210的侧壁214之间。
如图3G所示，导电材料222可以沉积以充分填充各开口210。通过简单地使前驱气体持续流入开口210中，直到导电材料222生长以通过导电材料222的横向和垂直生长来充分填充开口210的整个容积为止，可以实现用导电材料222完全地或充分地填充各开口210。在用于充分填充各开口210的本发明的另一实施例中，可以增加执行导电材料222的沉积的温度，使得导电材料222的无催化生长速率与导电材料222的催化生长速率相比是显著的。因此，导电材料222在纳米线的侧面223上生长。在用于充分填充各开口210的本发明的又一实施例中，可以改变前驱气体的成分，使得导电材料222的无催化生长速率与导电材料222的催化生长速率相比是显著的。例如，当前驱气体是SiH4和HCl的混合物时，可以降低HCl的浓度，使得导电材料222的无催化生长速率与导电材料222的催化生长速率相比是显著的。在任何这些生长技术中，生长处理可以继续直到如图3G所示，金属催化剂纳米颗粒220被移置到高于介电层218的上表面219为止。
在本发明另外的实施例中，可以利用气-固生长处理来生长导电材料222。例如，当纳米颗粒220包括钛纳米晶体并且半导体衬底200包括硅时，可以以不部分地或完全地熔化纳米颗粒220的温度来执行硅的CVD沉积。在该实施例中，硅原子可以溶解在钛纳米晶体中，直到达到硅在钛中的饱和极限为止。硅原子可以在硅底部216上外延地沉积。除了硅原子溶解在钛纳米晶体中以外，或者作为其替换方式，硅原子可以扩散在钛纳米晶体周围，并且一开始在硅底部216与钛纳米晶体之间的界面处外延地生长。
在本发明的不同的实施例中，导电材料222的生长发生的温度可以在约600℃以下，并且更具体地在约400℃到约450℃以下，以便防止损伤半导体衬底200的半导体器件或其它元件(例如，接触区)。600℃以上的温度下的导电材料222的生长可以导致形成在半导体衬底200中的半导体器件的掺杂物的重新分布，并且高于约400℃到约450℃的温度下的导电材料222的生长也可以使诸如与半导体衬底200的有源电路和/或无源元件相关的接触区或导电线的金属化结构退化。金属催化剂纳米颗粒220的使用实现了导电材料222以和常规情况下将在更高温度下发生的生长速率大致相同的生长速率生长。例如，在采用包括硅的半导体衬底200和金纳米晶体作为金属催化剂纳米颗粒220的实施例中，可以在约400℃到约450℃的温度下从前驱气体(例如，SiH4、SiH4/HCl、SiH2Cl2等)中生长导电材料222，其生长速率和在不使用金纳米晶体的情况下在高出约100℃到约300℃的温度下发生的生长速率相同。
如图3H所示，在用导电材料222充分填充开口210之后，可以利用诸如化学机械平坦化(CMP)的材料去除处理，以受控的方式来去除填充各开口的导电材料222的一部分以及相应的纳米颗粒220，使得导电材料222不延伸超过介电层218的上表面219。如图3I所示，通过例如光刻地图案化沉积在介电层218之上的光致抗蚀剂层以及刻蚀贯穿介电层218，开口224在介电层218中形成并位于相应的接触区206之上。接下来，如图3J所示，可以形成导电线226，其电耦接填充各开口210的导电材料222与电耦接于半导体衬底200的有源电路和/或无源元件的相应的接触区206。例如，包括铝、铜或任何前述金属的合金的层可以沉积在介电层218的上表面219上以填充开口224，并图案化以形成导电线226。如图3K所示，通过利用CMP或其它适当的处理，以受控的方式从半导体衬底200的背面204去除材料来减薄半导体衬底200，以露出填充各开口210的导电材料222，从而形成贯穿衬底的互连228。
在本发明的另一实施例中，在纳米颗粒220的沉积之前不去除覆盖图3C所示的各开口210的底部216的介电层218。当介电层218覆盖底部216时，可以利用诸如电子束沉积、原子束沉积或分子束沉积的物理沉积处理将纳米颗粒220形成在各开口210内。在该沉积处理中，材料的流基本垂直于各开口210的底部216。通过使材料流的方向基本垂直于底部216，材料的薄膜主要沉积在底部216上。如此沉积的薄膜的退火导致构成该薄膜的材料的结块以形成纳米颗粒。可以在于开口210内生长导电材料222之前或之后利用，例如CMP，来去除也形成在介电层218的上表面219上的任何多余的纳米颗粒。当介电层218的一部分覆盖底部216时，由于介电层218可以防止导电材料222和下方半导体衬底200之间的外延配准(epitaxial registry)，导电材料222可能不在各开口210的底部216上外延地生长。在本发明的又一实施例中，可以通过定向纳米颗粒束，在覆盖各开口底部216的介电层218上沉积纳米颗粒220。再次，可以在于开口210内生长导电材料222之前或之后利用，例如CMP，来去除在介电层218的上表面219上沉积的任何纳米颗粒220。当然，当介电层218没有覆盖底部216时，也可以采用任何上述纳米颗粒形成和纳米颗粒沉积技术。
图4A到4G举例说明了根据本发明的另一实施例的通过在形成在半导体衬底中的至少一个开口的底部上优先集结导电材料来形成至少一个贯穿衬底的互连的方法。如图4A所示，可以如先前对图3A到3D所述地处理半导体衬底200，以在半导体衬底200中形成开口210，其中介电层218覆盖有源面202和各开口210的侧壁214。如图4A所示，由于覆盖底部216的介电层218的部分未沉积或已被选择性地去除，介电层218没有覆盖各开口210的底部216。因此，各开口210的至少一个侧壁214覆盖有诸如二氧化硅、氮化硅或其它介电材料的第一材料，并且开口210的底部216由构成半导体衬底200的材料或在底部216上形成的诸如金属硅化物的其它材料构成的。例如，通过利用诸如电子束沉积、原子束沉积、分子束沉积或溅射的物理沉积处理在各开口210内沉积金属，可以在各开口210的底部216上形成金属硅化物。通过对半导体衬底200和沉积的金属进行退火，使得沉积的金属与底部216的硅反应，可形成金属硅化物。如此沉积的金属和开口210的侧壁214上以及介电层218的上表面219上的介电层218之间不发生反应。因此，利用例如去除如此沉积的金属而非金属硅化物的选择性化学刻蚀，可以在开口210内生长导电材料之前，去除存在于介电层218上的任何如此沉积的金属。还可以通过CMP来去除介电层218的上表面219上的多余的如此沉积的金属。
接下来，如图4B所示，利用CVD处理、电化学处理(例如电镀或化学镀)，或其它适当的选择性沉积处理，在各开口210内沉积导电材料250。选择导电材料250，使得该导电材料250优先在各开口210的底部216上而不是在侧壁214上集结。在本发明的一个实施例中，利用如先前对图3A到3K所描述的CVD处理可以沉积硅或锗，其优先集结在各开口210的底部216上，并充分填充开口210。在本发明另外的实施例中，通过将六羰基钨(W(CO)6)或六氟化钨(WF6)用作前驱气体的低压CVD可以沉积钨，或者通过诸如电镀或化学镀的电化学处理可以沉积铜。在沉积期间或沉积之后，还可以选择性地掺杂导电材料250以增强沉积的导电材料250的导电性。
与具体的导电材料和沉积技术无关，导电材料250优先集结在各开口210的底部216上，并且不显著地集结在覆盖各开口210的至少一个侧壁214的介电层218上，以有助于防止在完全填充开口210之前过早关闭开口210。图4C示出了处理过程中已用导电材料250充分填充了开口210的阶段。还有，可以在和先前对图3A到3K讨论的温度相同、相似的温度或比先前对图3A到3K讨论的温度低的温度下，执行导电材料250的沉积，以有助于消除或减少对半导体衬底200的有源器件或其它元件的损伤。例如，可以在大致室温下执行电化学地沉积导电材料250。
如图4C所示，导电材料250可以充分填充各开口210的整个容积，并且延伸超过介电层218的上表面219。如图4D所示，在用导电材料250充分填充开口210之后，可以利用诸如CMP的材料去除处理，以受控的方式去除填充各开口的导电材料250的一部分，使得导电材料250不延伸超过介电层218的上表面219。
如图4E所示，通过例如光刻地图案化沉积在介电层218之上的光致抗蚀剂层以及刻蚀贯穿介电层218，开口251在介电层218中形成并位于相应的接触区206之上。接下来，如图4F所示并且如早先对图3J所描述的，可以形成导电线252，以电耦接填充各开口210的导电材料250与电耦接于半导体衬底200的有源电路和/或无源元件的相应的接触区206。如图4G所示，通过利用CMP或其它适当的处理以受控的方式从半导体衬底200的背面204去除材料来减薄半导体衬底200，以露出填充各开口210的导电材料250，从而形成贯穿衬底的互连254。
在形成所公开的贯穿衬底的互连之后，必要时可以利用人们熟知的技术单个化(singulate)半导体衬底，以形成各单独的半导体芯片。然后，通过适当地堆叠各单独的半导体芯片可以形成若干不同类型的人们熟知的半导体装置装配配置。在本发明另外的实施例中，包括所公开的贯穿衬底的互连的多个半导体衬底可以相互堆叠、结合以及电互连。然后，通过适当地切断堆叠的并结合的半导体衬底，可以形成多个半导体装置装配。
尽管已依据特定实施例描述了本发明，本发明并非意在被限于这些实施例。对于本领域技术人员，本发明精神范围内的修改将是明显的。例如，在本发明的另一实施例中，可以在于半导体衬底中形成有源器件和/或无源元件之前在半导体衬底中形成贯穿衬底的互连，并且可以在部分地或完全地形成贯穿衬底的互连之后形成有源器件和/或无源元件。在本发明的又一实施例中，与诸如完整或部分晶片的相对较大的半导体衬底形成对比，可以在单个、单个化的半导体芯片中形成贯穿衬底的互连。
为了说明，在前的描述使用特定术语以提供对本发明的透彻理解。然而，对于本领域技术人员来说明显的是，不需要这些特定细节来实施本发明。本发明的特定实施例的在前描述的提出是为了举例说明和描述。它们并非意在面面俱到，或者将本发明限于所公开的准确形式。显然，由本发明看来，多种修改方式和改变方式是可能的。为了最佳地解释本发明的原理以及本发明的实际应用，示出并描述这些实施例，从而使得本领域技术人员能够最好地利用本发明，并且具有不同修改的不同实施例适于所考虑的具体用途。本发明的范围意在由权利要求及其等效物来限定。
Claims (10)
1.一种形成至少一个贯穿衬底的互连(110、111、112、126)的方法，该方法包括：
提供具有第一表面(202)和相对的第二表面(204)的半导体衬底(200)；
在所述半导体衬底中形成至少一个开口(210)，所述至少一个开口从所述第一表面延伸到所述半导体衬底内的中间深度，所述至少一个开口由底部(216)部分地限定；
在所述底部上提供至少一个金属催化剂纳米颗粒(220)；
在所述金属催化剂纳米颗粒促进导电材料(222)的沉积的条件下，在所述至少一个开口内沉积导电材料；
从所述第二表面去除所述半导体衬底的材料，以露出填充所述至少一个开口的所述导电材料(图3K中的222)的一部分。
2.如权利要求1所述的方法，其中在所述底部上提供至少一个金属催化剂纳米颗粒包括：在所述底部(216)上形成所述至少一个金属催化剂纳米颗粒(220)。
3.如权利要求1所述的方法，其中在所述底部(216)上提供至少一个金属催化剂纳米颗粒(220)包括：在所述底部上沉积所述至少一个金属催化剂纳米颗粒。
4.如权利要求1所述的方法：
其中在所述金属催化剂纳米颗粒促进所述导电材料的沉积的条件下在所述至少一个开口内沉积导电材料包括：用所述导电材料填充所述至少一个开口，直到所述至少一个金属催化剂纳米颗粒(220)的至少一部分被移置到高于所述至少一个开口的入口为止(图3G)；并且
进一步包括：去除所述至少一个金属催化剂纳米颗粒以及所述导电材料的一部分，使得所述导电材料不延伸超过所述至少一个开口的入口(图3H)。
5.如权利要求1所述的方法，其中所述至少一个开口的至少一个侧壁(214)包括绝缘层，并且所述底部(216)大致没有绝缘层(图3D)。
6.如权利要求1所述的方法，其中所述至少一个开口的所述底部(216)和所述至少一个侧壁(214)各自包括绝缘层(图3C)。
7.一种形成至少一个贯穿衬底的互连(110、111、112、126)的方法，该方法包括：
提供具有第一表面(202)和相对的第二表面(204)的半导体衬底(200)；
在所述半导体衬底中形成至少一个开口(210)，所述至少一个开口从所述第一表面延伸到所述半导体衬底内的中间深度，所述至少一个开口由包括第一材料的至少一个侧壁(214)和包括第二材料的底部(216)限定(图4A)；
用导电材料(250)填充所述至少一个开口，所述导电材料(250)具有优先在所述第二材料上集结的选择性；以及
从所述第二表面去除所述半导体衬底的材料，以露出填充所述至少一个开口的所述导电材料的一部分(图4G)。
8.如权利要求7所述的方法，其中所述第一材料包括绝缘层，并且所述第二材料包括所述半导体材料的暴露的表面(图4A)。
9.如权利要求7所述的方法，其中所述第一材料包括绝缘层，并且所述第二材料包括金属硅化物。
10.如权利要求7所述的方法：
其中用具有优先在所述底部的所述第二材料上集结的选择性的导电材料(250)来填充所述至少一个开口(210)包括：用所述导电材料填充所述至少一个开口，直到所述导电材料延伸超出所述至少一个开口的入口为止(图4C)；并且
进一步包括：去除所述导电材料的一部分，使得所述导电材料不延伸超过所述至少一个开口的所述入口(图4D)。
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