CN105990443B - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其形成方法。模板层形成于基板之上，该模板层中具有凹部。多个纳米线形成于该凹部中。栅极堆叠形成于基板之上，该栅极堆叠包围多个纳米线。使用多个纳米线可改良栅极控制，而于此同时维持高通态电流ION。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置，特别涉及一种具有场效晶体管的半导体装置。
背景技术
晶体管为现代集成电路的关键部件。为了满足愈来愈快的切换速度要求，晶体管的驱动电流需要变得愈来愈高。同时，晶体管的栅极长度不断缩小。缩小栅极长度导致所不期望的「短沟道效应」使栅极的对电流流动的控制受折损。在短沟道效应的中存在漏极引致阻障降低(drain-induced barrier lowering；DIBL)及亚阈值斜率的劣化，两者皆导致晶体管效能的劣化。
使用多栅极晶体管结构可通过改良对通道上的栅极进行静电控制来帮助减轻短沟道效应。鳍式场效晶体管(Fin field-effect transistors；FinFET)因此被开发出来。为了进一步增强对通道的控制，以及为了减少短沟道效应，具有全包覆式(gate-all-around；GAA)栅极结构的晶体管亦得以开发，其中相应晶体管亦称为全包覆式栅极晶体管。在全包覆式栅极晶体管中，栅极介电层及栅极电极完全环绕通道区域。此组态表现出对通道的良好控制，且短沟道效应得以减小。
发明内容
根据一实施例，一种半导体装置形成方法，该方法包含：在基板上形成模板层，该模板层中具有第一凹部。该方法进一步包含：在第一凹部中形成多个第一纳米线；以及形成第一栅极堆叠，第一栅极堆叠包围多个第一纳米线。
根据另一实施例，一种半导体装置形成方法，该方法包含：在基板上形成模板层并将模板层图案化以在模板层中形成第一凹部及第二凹部，第一凹部的宽度不同于第二凹部的宽度。该方法进一步包含：在第一凹部中外延生长多个第一纳米线，以及在第二凹部中外延生长多个第二纳米线；形成第一栅极堆叠，第一栅极堆叠包围多个第一纳米线；以及形成第二栅极堆叠，第二栅极堆叠包围多个第二纳米线。
根据又另一实施例，一种半导体装置包含：多个第一纳米线于基板之上、多个第一纳米线具有第一宽度、以及多个第二纳米线位于基板之上，而多个第二纳米线具有不同于第一宽度的第二宽度。半导体装置进一步包含：第一栅极堆叠，第一栅极堆叠包围多个第一纳米线；以及第二栅极堆叠，第二栅极堆叠包围多个第二纳米线。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
当结合随附的除附图阅读时，根据以下详细描述来最佳地了解本揭示内容的态样。应注意，根据行业的标准实践，各种特征并非按比例绘制。实际上，为了论述清楚，可任意增大或减小各种特征的尺寸。
图1至图4例示根据一些实施例的形成纳米线的中间阶段的透视图；
图5至图8例示根据一些替代性实施例的形成纳米线的中间阶段的透视图；
图9A至图16A例示根据一些实施例的半导体装置制造过程的各种俯视图；
图9B至图16B例示根据一些实施例的半导体装置的制造过程的各种横剖面图；
图17为例示根据一些实施例的半导体装置的形成方法的流程图；
图18A至图25A例示根据一些替代性实施例的半导体装置的制造工艺的各种俯视图；
图18B至图25B例示根据一些替代性实施例的半导体装置的制造工艺的各种横剖面图；
图26为例示根据一些替代性实施例的半导体装置形成方法的流程图。
其中，附图标记
101 基板
101A 顶表面
103 模板层
105a 开口
105b 开口
105c 开口
105d 开口
105e 开口
105f 开口
201 第一掩膜层
203 第一纳米线
203A 顶表面
301 第二掩膜层
303 第二纳米线
501 基板
501A 顶表面
503 模板层
505a 凹部
505b 凹部
505c 凹部
505d 凹部
505e 凹部
505f 凹部
601 第一掩膜层
603 第一纳米线
605 种晶层
701 第二掩膜层
703 第二纳米线
705 种晶层
900 半导体装置
901 基板
901A 顶表面
903 掺杂区域
905 模板层
907 开口
909 纳米线
909a 部分
1001 栅极介电层
1101a 第一部分
1101b 第二部分
1201 第一层间介电(ILD)层
1301 第二源极/漏极区域
1401 第二层间介电(ILD)层
1501 第一开口
1503 第二开口
1505 第三开口
1601 第一接触插座
1603 第二接触插座
1605 第三接触插座
1700 方法
1701 步骤
1703 步骤
1705 步骤
1707 步骤
1800 半导体装置
1801 基板
1801A 顶表面
1803 模板层
1805 部分
1807 凹部
1809 种晶层
1811 纳米线
1811a 部分
1901 栅极介电层
2001 栅极电极
2001a 第一部分
2001b 第二部分
2101 第一层间介电(ILD)层
2201 第二源极/漏极区域
2301 第二层间介电(ILD)层
2401 第一开口
2403 第二开口
2405 第三开口
2501 第一接触插座
2503 第二接触插座
2505 第三接触插座
2600 方法
2601 步骤
2603 步骤
2605 步骤
2607 步骤
B 接线
B’ 接线
D1 第一侧向尺寸
D2 第二侧向尺寸
D3 第一侧向尺寸
D4 第二侧向尺寸
L1 长度
L2 长度
α1 角度
α2 角度
具体实施方式
为了彰显本发明的不同技术特征，本发明于以下提供许多不同实施方式或范例。以下描述部件及布置的特定实例来简化本揭示内容。当然，此等特定实例仅仅为实例且不旨在进行限制。例如，以下描述的第一特征形成于第二特征上方或之上可包括其中第一特征及第二特征形成为直接接触的实施例，并亦可包括其中额外的特征可形成于第一特征与第二特征之间以使得第一特征及第二特征可能不为直接接触的实施例。此外，本揭示内容可在各种实例中重复标号及/或字母。此重复是出于简单及清晰性的目的，且自身不规定所论述各种实施例及/或组态之间的关系。
此外，在本文中可使用空间相对用词，诸如「下方」、「下面」、「下部」、「上方」、「上部」及类似用词，用于使描述如在图示中所例示的一个元件或特征与其他一或多个元件或一或多个特征的关系的描述容易。除在图示中描绘的取向以外，空间相对用词旨在涵盖在使用或操作中的装置的不同取向。该设备可另外取向(旋转90度或处于其他取向)，且本文中使用的空间相对描述符可同样地相应地加以解释。
根据各种示范性实施例，在此提供场效晶体管(Field effect transistor；FET)及其形成方法。形成FET的中间阶段亦有显示。实施例的变化有加以论述。贯穿各种视角及说明性实施例中，相同标号是用来指明相同元件。
诸如此所述的实施例提供的FET装置具有一或多个垂直通道，其中每一通道由包含III-V半导体材料的纳米线所形成。使用垂直的纳米线使得FET装置可以全包覆式垂直栅极(vertical-gate-all-around；VGAA)的方式形成，其中栅极堆叠包裹在垂直通道周围以改良栅极控制。此类FET装置亦可称为VGAA FET装置。此外，使用多个窄纳米线可改良栅极控制，而于此同时维持高通态电流ION。此外，如下文中的更详细描述，纳米线通过外延生长方法所形成，因而避免使用微影及蚀刻工艺所形成的纳米线的表面损伤。此外，纳米线的宽度由外延生长的工艺参数所界定，且不受限于微影及蚀刻工艺的缺点。
图1至图4为根据一些实施例的形成纳米线的中间阶段的透视图。首先参考图1，基板101的一部分具有模板层103形成于其上。基板101可由硅形成，不过基板101亦可由以下元素形成：其他第III族元素、第IV族元素及/或第V族元素，诸如锗、镓、砷及其的组合。基板101亦可成绝缘层覆硅(silicon-on-insulator；SOI)的形态。一般而言，SOI基板包含形成于绝缘体层上的半导体材料层(例如，硅、锗及/或类似物)。绝缘体层可为例如埋入式氧化物(buried oxide；BOX)层或氧化硅层。此外，可使用的其他基板包括多层基板、梯度基板、混合取向基板、其任何组合及/或类似物。
在一些实施例中，当基板101为硅基板时，基板101可为(111)基板或(100)基板，其中基板101的顶表面101A分别为结晶硅的(111)平面或(100)平面。如在下文中更细描述，在一些实施例中，部分的基板101的被植入有p-型杂质(诸如硼或铟)或n-型杂质(诸如磷、砷或锑)。植入区域(未明确展示)具有减小的电阻率，且因此可充当源极/漏极区域以用于随后形成的装置，诸如FET装置。
进一步参考图1，模板层103形成于基板101之上。根据一些实施例，模板层103包含介电性材料。模板层103的示范性材料包括而不限于氮化硅、氧化硅、氧化铝、碳化硅及氮氧化硅。模板层103的形成可包括的沉积方法诸如像化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)及类似沉积方法。模板层103亦可通过在基板101上进行热氧化而形成，且所得模板层103为包含例如氧化硅的氧化物层。
模板层103经图案化以形成模板层103中的开口105a-105f。在当基板101的顶表面101A为(111)表面的实施例中，基板101经由开口105a-105f而曝光。在所例示的实施例中，开口105a-105f的俯视形状为环状。然而，在其他实施例中，开口105a-105f的顶视形状可为多边形，诸如三角形、矩形、六边形，或类似形状。在一些实施例中，开口105a-105f的侧向尺寸可介于约20nm与约400nm之间。在所例示的实施例中，开口105a-105f具有不同侧向尺寸并以不规则方式形成于模板层103中。在其他实施例中，开口105a-105f可具有相同的侧向尺寸并可在模板层103中形成开口的规则阵列。本领域具有一般技艺者将了解，位置、侧向尺寸及开口的数量可根据设计要求而变化。
在一些实施例中，模板层103通过光刻法技术进行图案化以形成开口105a-105f。在一些实施例中，光阻材料(未图示)形成于模板层103之上，该光阻剂材料随后经掩膜、曝光及显影。在光阻材料经图案化之后，可执行蚀刻工艺来移除下层模板层103的非所要部分。可在蚀刻工艺期间使用例如硬掩膜的额外掩膜(未图示)。随后，可使用例如与湿清洗工艺组合的灰化工艺来移除光阻材料。在当模板层103包含氧化硅的实施例中，可使用例如缓冲氧化物蚀刻(Buffered Oxide Etch；BOE)溶液的湿蚀刻工艺，或使用诸如CF4、SF6、NF3及类似物的蚀刻剂气体的干燥等离子体蚀刻，来对模板层103进行蚀刻。典型BOE溶液包含存于水中的40％NH4F溶液与存于水中的49％HF溶液的混合物。
如下文中的更细描述，纳米线将在基板101上开口105a-105f中形成。开口105a-105f的大小是用来控制纳米线的数量及/或大小。因此，模板层103图案化根据随后形成的纳米线的所要位置及所要大小。此外，如下文中的更细描述，纳米线的大小进一步受制于工艺条件。因此，可将一些开口105a-105f进行掩膜并将工艺条件改变，以使不同开口105a-105f中生长的纳米线具有不同大小。因而，基于对将要形成于基板101上的装置的设计要求，各种大小的纳米线可形成于基板101之上。
参考图2，第一掩膜层201形成于模板层103之上以保护开口105d-105f免于通过开口105a-105c而暴露的一部分基板101的进一步处理步骤。在一些实施例中，第一掩膜层201可包含氮化硅、氧化硅、氧化铝、碳化硅及氮氧化硅及类似物，并可使用例如热氧化、CVD、PECVD、LPCVD及类似方法而形成。在一些实施例中，第一掩膜层201及模板层103由具有不同蚀刻选择性的不同材料形成，进而允许第一掩膜层201在后续工艺中得以被选择性移除。
进一步参考图2，第一纳米线203生长自通过开口105a-105c而暴露的部分基板101。在一些实施例中，第一纳米线203可包含III-V化合物半导体材料，并可使用选择性区域金属有机化学气相沉积(MOCVD)进行外延生长。典型第III族材料可包括镓(Ga)、铟(In)及铝(Al)，且其合适前驱物可包括三甲基铟(TMIn)、三乙基镓(TEGa)、三甲基镓(TMGa)、三甲基铝(TMAl)、三叔丁基铝(TTBAl)及类似物。典型第V族材料可包括砷(As)、锑(Sb)、磷(P)及铋(Bi)，且其合适前驱物可包括三丁基砷(TBA)、胂(AsH3)、磷化氢(PH3)、三丁基磷(TBP)、三甲基锑(TMSb)、三乙锑(TESb)、三苯基铋(TPB)及类似物。在一些实施例中，当将要生长的第一纳米线203中包括铟(In)时，铟自身充当催化剂，且不需要诸如金(Au)的金属催化剂来用于使第一纳米线203生长。第一纳米线203可因此直接自基板101的顶表面101A生长。
一般而言，纳米线的生长方向受下层材料的表面性质所影响。包含III-V化合物半导体材料的纳米线倾向于显著地沿<111>B方向生长，此方向垂直于III-V化合物半导体材料的(111)B表面。(111)B表面为第V族原子暴露(111)表面的III-V化合物半导体材料。因此，在(111)B表面上生长的纳米线实质上垂直于(111)B表面。另一方面，形成于第III族原子暴露(111)表面的III-V化合物半导体材料的(111)A表面上的纳米线可沿三个相等<111>B方向生长，此方向与(111)A表面的交角约19.6°。取决于基板101的顶表面101A的方向，各种方向的纳米线可形成于基板101上。在一些实施例中，倾斜纳米线形成于(100)硅基板上，因为<111>B方向与(100)平面非成直角。在其他实施例中，形成于(111)硅基板之上的纳米线可沿一垂直的或三个相等的倾斜<111>B方向生长，因为(111)硅基板的(111)表面具有非极性的性质。如下文中的更细描述，基板101的顶表面101A经调整来接受实质上垂直于基板101的顶表面101A的纳米线。通过在基板101上形成垂直的纳米线，装置的整合可获改善。
进一步参考图2，在当基板101为(111)硅基板的一些实施例中，基板101的顶表面101A经调整以使得顶表面101A被转换为(111)B表面。因此，自基板101的顶表面101A生长的第一纳米线203实质上垂直于顶表面101A。沿<111>B方向生长的每一个第一纳米线203皆具有六角形截面，其顶表面203A为(111)B表面，而其侧壁具有垂直于顶表面203A的六个刻面{-110}。此外，第一纳米线203具有实质上相同的第一侧向尺寸D1，可通过调节外延生长的各种参数来控制，如下文中的更细描述。在一些实施例中，第一侧向尺寸D1介于约5nm与约80nm之间。
在所例示的实施例中，第一纳米线203的长度在不同纳米线之间皆不同。如下文中的更细描述，纳米线的长度取决于成核时间及生长期。在全部第一纳米线203的生长期相同的一些实施例中，长度变化起因于第一纳米线203之间的成核时间差异。在一些实施例中，生长期介于约1s与50s之间，且第一纳米线203所具有的长度介于约50nm与约5μm之间。
进一步参考图2，一或多个第一纳米线203可自基板101的开口105a-105c中生长。在所例示的实施例中，单个第一纳米线203形成于开口105a中，两个第一纳米线203形成于开口105b中，且六个第一纳米线203形成于开口105c中。基于第一纳米线203的第一侧向尺寸D1及开口105a-105c的侧向尺寸，开口105a-105c可容纳最大数量的第一纳米线203。例如，模板层103中的侧向尺寸为约50nm的开口至多可容纳侧向尺寸约35nm的一个纳米线，模板层103中的侧向尺寸为约73nm的开口至多可容纳侧向尺寸为约35nm的两个纳米线，而模板层103中的侧向尺寸为约93nm的开口至多可容纳侧向尺寸为约35nm的三个纳米线。
进一步参考图2，在形成第一掩膜层201于模板层103上之后，通过开口105a-105c而暴露的基板101的顶表面101A会被清洗以移除部分仍留在开口105a-105c中的模板层103。在模板层103包含氧化硅的一些实施例中，残余氧化物可使用例如以下方法移除：如由Applied Materials,Inc.开发的SiConiTM蚀的干式蚀刻过程，并接着进行约100℃、持续约60s的退火过程。在其他实施例中，残余氧化物的移除可通过于0.7％HF水溶液中持续约60s的湿式蚀刻过程。
在进行清洗过程之后，基板101会被转移至MOCVD腔室中以生长第一纳米线203。在一些实施例中，基板101的顶表面101A会受到进一步清洗来移除天然氧化物层(未图示)，该天然氧化物层在将基板101转移至MOCVD腔室中的期间形成于基板顶表面101A上的开口105a-105c中。基板101的顶表面101A的清洗通过在氢气(H2)中将基板101加热至介于约700℃与约800℃、持续约1min至10min来进行。在一些实施例中，H2的流动速率介于约500sccm与约50000sccm之间。
在一些实施例中，在清洗工艺完成之后，基板101会在H2中冷却至介于约400℃与约500℃之间。冷却过程使得基板101的顶表面101A的重构并确保顶表面101A为1×1重构(111)表面，该重构(111)表面等于基板101的未重构(111)表面。如下文中的更细描述，1×1重构(111)表面经进一步调整以将顶表面101A转换为(111)B状表面，从而对生长垂直(沿<111>B方向)第一纳米线203有益处。
在形成1×1重构顶表面101A之后，顶表面101A经调整以将基板的顶表面101A转换为(111)B状表面。在一些实施例中，第V族前驱物会被引入MOCVD腔室。例如，当将要生长的第一纳米线203包含InAs时，三丁基砷(TBA)或胂(AsH3)可作为用于提供砷(As)的前驱物。诸如As的第V族原子端接基板101的顶表面101A来将1×1重构(111)表面转换为(111)B状表面。在一些实施例中，诸如TBA或AsH3的第V族前驱物的流动速率介于约100sccm与约800sccm之间。
随后，基板101会被加热至介于约540℃与约580℃之间，且诸如三甲基铟(TMIn)的第III族前驱物会被引入MOCVD腔室来开始第一纳米线203的生长过程。在一些实施例中，诸如三甲基铟(TMIn)的第III族前驱物的流动速率介于约300sccm与1000sccm之间。在一些实施例中，生长期介于约1s与50s之间，从而使得第一纳米线203的长度介于约50nm与5μm之间。第一纳米线203的生长开始于第一纳米线203的成核现象。一般而言，基板101的顶表面101A的粗糙度有助于成核现象，且成核现象的位置决定随后形成的第一纳米线203的位置。在一些实施例中，在形成第一纳米线203之后，基板101在第V族前驱物的流动下冷却至约300℃的温度。
在一些实施例中，将基板101加热至介于约540℃与约580℃之间的温度有助于第一纳米线203的垂直生长(沿<111>B)而非径向生长(沿<-110>方向)。此外，为了最小化第一纳米线203的径向生长，可使用低V/III前驱物比率(第V族前驱物与第III族前驱物的流动速率比率)。例如，当前驱物包括AsH3及TMIn时，AsH3/TMI比率可介于约1与约20之间。因此，通过控制基板101的温度及V/III前驱物比率，第一纳米线203的第一侧向尺寸D1亦可被控制。因而，全部第一纳米线203具有实质上相同的第一侧向尺寸D1，该第一侧向尺寸D1受制于MOCVD参数而不受制于开口105a-105b的侧向尺寸。在一些实施例中，第一纳米线203的第一侧向尺寸D1可经调整为小于开口105a-105c的侧向尺寸，且一或多个第一纳米线203可取决于开口105a-105c的侧向尺寸而形成于开口105a-105c中。
通过调整选择性区域MOCVD工艺条件，第一纳米线203在不侧向扩展的情况下垂直生长。因此，第一纳米线203的顶部部分、底部部分及中间部分具有相同第一侧向尺寸D1及形状。第一纳米线203的侧壁例如以约90°的倾斜角α1垂直于或实质上垂直于基板101的顶表面101A。
参考图3，第二纳米线303在基板101上形成于开口105d-105f中。在形成第一纳米线203之后，第一掩膜层201会被移除来暴露出开口105d-105f。在一些实施例中，可使用合适蚀刻工艺来选择性移除第一掩膜层201。随后，第二掩膜层301会形成于第一纳米线203之上以保护第一纳米线203免于后续工艺步骤。在一些实施例中，第二掩膜层301可使用与第一掩膜层201相似的材料及方法来形成，且在此不再重复描述。
在一些实施例中，第二纳米线303可由与第一纳米线203相似的候选材料形成(诸如III-V化合物半导体材料)，且在此不再重复描述。如图3所示，第二纳米线303的形状与第一纳米线203的形状相似，且在此不再重复描述。在一些实施例中，第一纳米线203及第二纳米线303由相同材料形成。在其他实施例中，第一纳米线203及第二纳米线303由不同材料形成。
进一步参考图3，在所例示的实施例中，第二纳米线303的形成可使用与第一纳米线203相似的方法(诸如选择性区域MOCVD)，且在此不再重复描述。在一些实施例中，第二纳米线303的生长温度及V/III前驱物比率经调整，以使得第二纳米线303经形成具有第二侧向尺寸D2。在所例示的实施例中，单个第二纳米线303形成于开口105d中，两个第二纳米线303形成于开口105e中，且三个第二纳米线303形成于开口105f中。在一些实施例中，第二侧向尺寸D2大于第一侧向尺寸D1在其他实施例中，第二侧向尺寸D2可小于或等于第一侧向尺寸D1在一些实施例中，第二侧向尺寸D2介于约5nm与约80nm之间。
参考图4，第二掩膜层301可被移除以暴露第一纳米线203。在一些实施例中，第二掩膜层301的选择性移除可使用合适的蚀刻工艺。纳米线(诸如第一纳米线203及第二纳米线303)可进行进一步处理步骤来形成诸如像FET装置的装置。如下文中的更细描述，纳米线可被架构来充作随后形成FET装置的通道。
图5至图8例示根据一些替代性实施例的形成纳米线的中间阶段的透视图。首先参考图5，模板层503形成于基板501之上。在一些实施例中，基板501与基板101相似，且在此不再重复描述。在一些实施例中，模板层503可包含导电性氧化物材料。示范性导电性氧化物材料包括而不限于铟锡氧化物、氧化锌、氧化钛及类似物。在一些实施例中，可使用例如CVD、PECVD、LPCVD及类似方法来形成模板层503。如下文中的更细描述，纳米线生长于模板层503之上(参见例如图8)，且模板层503的位于纳米线下方的部分可充当源极/漏极区域以用于随后形成的诸如FET装置的装置。
模板层503经图案化以在模板层503中形成凹部505a-505f，以使得基板501不会通过凹部505a-505f而暴露。在一些实施例中，模板层503的图案化可使用与模板层103相似的方法，且在此不再重复描述。在所例示的实施例中，凹部505a-505f的俯视形状为环状。然而，在其他实施例中，凹部505a-505f的顶视形状可为多边形，诸如三角形、矩形、六边形，或类似形状。在一些实施例中，凹部505a-505f的侧向尺寸可介于约20nm与约400nm之间。在所例示的实施例中，凹部505a-505f具有不同侧向尺寸并以不规则方式形成于模板层503中。在其他实施例中，凹部505a-505f可具有相同的侧向尺寸并可在模板层503中成形为凹部的规则阵列。具有本领域一般技艺者将了解，位置、侧向尺寸及凹部505a-505f的数量可根据设计要求而变化。
如下文中的更细描述，第一纳米线603及第二纳米线703(参见例如图8)会形成于模板层503上的凹陷505a-505f中。因为基板501未暴露，所以基板501的对纳米线的生长的影响可减小或消除。因而，垂直纳米线可生长于顶表面501A具有任何取向的基板501(如(100)基板或(111)基板)上。在一些实施例中，基板501为(100)基板。
如下文中的更细描述，纳米线将形成于凹部505a-505f中。凹部505a-505f的大小用来控制纳米线的数量及/或大小。因此，模板层503的图案化根据随后形成的纳米线的所要位置及所要大小。此外，如下文中的更细描述，纳米线是的大小进一步受制于工艺条件。因此，可将凹部505a-505f中的一些者掩膜并使工艺条件改变，以使在不同凹部505a-505f中的具有不同大小的纳米线生长。因而，基于对将要形成于基板501上的装置的设计要求，各种大小的纳米线可形成于基板501之上。
参考图6，第一掩膜层601形成于模板层503之上以保护凹部505d-505f免于进一步处理步骤。在一些实施例中，第一掩膜层601的形成可使用与第一掩膜层201相似的材料及方法，且在此不再重复描述。
进一步参考图6，第一纳米线603形成于模板层503上的凹陷505a-505d中。在一些实施例中，第一纳米线603可由与第一纳米线203相似的候选材料形成(诸如III-V化合物半导体材料)，且在此不再重复描述。如图6所示，第一纳米线603的形状与第一纳米线203的形状相似，且在此不再重复描述。在一些实施例中，第一纳米线603的外延生长可使用选择性区域MOCVD。
在使第一掩膜层601形成于模板层503之上之后，基板501经传送至MOCVD腔室中。随后，III-V化合物半导体材料的种晶层605会形成于凹部505a-505d的底部表面上。III-V化合物半导体材料的种晶层605能有利地使纳米线(诸如第一纳米线603)形成于凹部505a-505d中。在一些实施例中，第III族前驱物会被引入MOCVD腔室以在凹部505a-505d的底部表面上形成第III族材料层(未图示)。在一些实施例中，第III族材料层包含一或少数第III族材料的单层。
在一些实施例中，当第一纳米线603包含InAs时，诸如三甲基铟(TMIn)的第III族前驱物会以约10sccm至约100sccm的流动速率被引入MOCVD腔室。第III族前驱物被引入的持续时间可以为约1秒至约100秒。
在于凹部505a-505d的底部表面上形成第III族材料层之后，诸如三丁基砷(TBA)或胂(AsH3)的第V族前驱物会被引入MOCVD腔室以形成III-V化合物半导体材料的种晶层605。在一些实施例中，第V族前驱物可以约20sccm至约500sccm的流动速率被引入。在一些实施例中，在形成III-V化合物半导体材料的种晶层605的同时，第III族材料层得以完全被消耗。在其他实施例中，第III族材料层部分被消耗而使得III-V化合物半导体材料的种晶层605在第III族材料的未消耗层顶上形成。
在形成III-V化合物半导体材料的种晶层605之后，基板501将被加热至介于约540℃与约580℃之间，以促进第一纳米线603的垂直生长(沿<111>B)而非径向生长(沿<-110>方向)。随后，诸如三甲基铟(TMIn)的第III族前驱物会被引入MOCVD腔室以开始第一纳米线603的生长工艺。在一些实施例中，诸如三甲基铟(TMIn)的第III族前驱物的流动速率介于约300sccm与1000sccm之间。在一些实施例中，生长期为介于约1s与50s之间，从而使得第一纳米线603的长度介于约50nm与5μm之间。在一些实施例中，为了进一步最小化第一纳米线603的径向生长，可使用低V/III前驱物比率(第V族前驱物与第III族前驱物的流动速率比率)。例如，当前驱物包括AsH3及TMIn时，AsH3/TMI比率可介于约1与约20之间。因此，通过控制基板501的温度及V/III前驱物比率，第一纳米线603的第一侧向尺寸D3亦可被控制。在一些实施例中，在形成第一纳米线603之后，基板501会在第V族前驱物的流动下冷却至约300℃。在一些实施例中，第一侧向尺寸D3介于约5nm与约80nm之间。
通过调整选择性区域MOCVD工艺条件，第一纳米线603在不侧向扩展的情况下垂直生长。因此，第一纳米线603的顶部部分、底部部分及中间部分具有相同第一侧向尺寸D3及形状。第一纳米线603的侧壁例如以约90°的倾斜角α2垂直于或实质上垂直于基板501的顶表面501A。
在所例示的实施例中，单个第一纳米线603形成于凹部505a中，两个第一纳米线603形成于凹部505b中，且六个第一纳米线603形成于凹部505c中。基于第一纳米线603的第一侧向尺寸D3及凹部505a-505c的侧向尺寸，凹部505a-505c可适容纳不同数量的第一纳米线603。
参考图7，第二纳米线703形成于基板501上的凹陷505d-505f中。在形成第一纳米线603之后，第一掩膜层601会被移除以暴露凹部505d-505f。在一些实施例中，第一掩膜层601可使用合适蚀刻工艺来选择性移除。随后，第二掩膜层701形成于第一纳米线603之上以保护第一纳米线603免于后续工艺步骤。在一些实施例中，第二掩膜层701的形成可使用与第一掩膜层601相似的材料及方法，且在此不再重复描述。
进一步参考图7，种晶层705形成于模板层503的凹部505d-505f中，且第二纳米线703形成于种晶层705之上。在一些实施例中，种晶层705的形成可使用与种晶层605相似的材料及方法，且在此不再重复描述。在一些实施例中，第二纳米线703可由与第一纳米线603相似的候选材料(诸如III-V化合物半导体材料)形成，且在此不再重复描述。如图7所示，第二纳米线703的形状与第一纳米线603的形状相似，且在此不再重复描述。在一些实施例中，第一纳米线603及第二纳米线703由相同材料形成。在其他实施例中，第一纳米线603及第二纳米线703由不同材料形成。
进一步参考图7，在所例示的实施例中，第二纳米线703的形成可使用与第一纳米线603相似的方法(诸如选择性区域MOCVD)，且在此不再重复描述。在一些实施例中，第二纳米线703的生长温度及V/III前驱物比率经调整，以使得所形成的第二纳米线703会具有第二侧向尺寸D4。在所例示的实施例中，单个第二纳米线703形成于凹部505d中，两个第二纳米线703形成于凹部505e中，且三个第二纳米线703形成于凹部505f中。在一些实施例中，第二侧向尺寸D4大于第一侧向尺寸D3。在其他实施例中，第二侧向尺寸D4可小于或等于第一侧向尺寸D3。在一些实施例中，第二侧向尺寸D4介于约5nm与约80nm之间。
参考图8，可将第二掩膜层701移除以暴露第一纳米线603。在一些实施例中，第二掩膜层701可使用合适蚀刻工艺来选择性移除。可在纳米线(诸如第一纳米线603及第二纳米线703)上进行进一步处理步骤来形成诸如像FET装置的半导体装置。如下文中的更细描述，纳米线可经构造来充当用于随后形成的FET装置的通道。
图9A至图16B例示根据一些实施例的使用通过参考图1至图4的上述方法形成的纳米线制造的半导体装置900的各种中间阶段。图9A至图16B例示俯视及侧视剖面图，其中图「A」表示俯视图且图「B」表示沿相应图「A」的B-B'接线的截面视图。此外，使用虚线来描绘图9A至图16A的各种元件以指明此类元件在图9A至图16A中所示俯视图中非可见。
首先参考图9A及图9B，半导体装置900包含基板901。在一些实施例中，基板901包含与基板101相似的材料，且在此不再重复描述。在所例示的实施例中，基板901为(111)基板。在一些实施例中，掺杂区域903例如通过注入、扩散或类似方式形成于基板901中。掺杂区域903可掺杂有p-型杂质(诸如硼或铟)或n-型杂质(诸如磷、砷或锑)。如下文中的更细描述，掺杂区域903可充当半导体装置900的源极/漏极区域并可亦称为第一源极/漏极区域903。
进一步参考图9A及图9B，模板层905形成于基板901的顶表面901A之上并经图案化以在模板层505中形成开口907。在一些实施例中，模板层905的形成可使用与模板层103相似的材料及方法，且在此不再重复描述。模板层905中开口907的形成可使用与模板层103中的开口105a-105d相似的方法，且在此不再重复描述。在所例示的实施例中，开口907的俯视形状为环状。然而，在其他实施例中，开口907的俯视形状可为多边形，诸如三角形、矩形、六边形，或类似形状。
在一些实施例中，包含III-V化合物半导体材料的纳米线909可利用选择性区域MOCVD而形成于基板901上的开口907中，如参考图1至图4的上文所述，且在此不再重复描述。在所例示的实施例中，两个纳米线909形成于基板901之上。然而，在其他实施例中，纳米线909的数量可取决于半导体装置900的设计要求而小于或多于两个。如下文中的更细描述，纳米线909经构造来充当半导体装置900的通道。因此，半导体装置900可具有一或多个通道。
参考图10A及图10B，栅极介电层1001形成于纳米线909之上且包围纳米线909。在一些实施例中，栅极介电层1001包含一或多个高介电性材料层。一般而言，高介电性材料具有高于3.9的介电常数(k值)。例如，栅极介电层1001可包括Hf、Al、Zr的一或多个金属氧化物层或硅酸盐层，Hf、Al、Zr的组合及其多层。其他合适的材料包括成金属氧化物、金属合金氧化物的形式的La、Mg、Ba、Ti、Pb或其组合。在一些实施例中，栅极介电层1001的形成可使用原子层沉积(ALD)、CVD、PECVD、分子束沉积(MBD)或类似方法。
随后，栅极介电层1001及纳米线909经平坦化以使得纳米线909的顶表面实质上与栅极介电层1001的最高表面共面。在一些实施例中，平坦化工艺可包括例如机械碾磨工艺、化学机械研磨(CMP)工艺、蚀刻工艺、类似工艺，或其组合。因此，每一个纳米线909皆具有介于约2nm与约5μm之间的相同长度L1。
参考图11A及图11B，栅极电极1101相邻栅极介电层1001而形成。在一些实施例中，栅极电极1101可包含诸如金、银、铝、铜、钨、钼、镍、钛或其合金的金属材料并可使用物理气相沉积(PVD)、ALD或类似方法得以形成。在一些实施例中，金属材料经图案化以使得栅极电极1101包含：第一部分1101a在栅极介电层1001之上侧向延伸、以及第二部分1101b包围着纳米线909。如下文中的更细描述，栅极电极1101的第一部分1101a充当接触垫而用于随后形成的导电性插座以将电连接提供至栅极电极1101。栅极介电层1001及栅极电极1101形成包围纳米线909的栅极堆叠，而充当半导体装置900的通道。
参考图12A及图12B，第一层间介电(ILD)层1201形成于纳米线909、栅极介电层1001及栅极电极1101之上。在一些实施例中，第一ILD层1201由诸如氧化硅、低k值介电质或其他合适材料的一或多个介电性材料层所形成，通过诸如CVD、ALD、旋压或类似方法的合适技术。在一些实施例中，延伸于纳米线909上的部分第一ILD层1201及栅极电极1101被移除以使得纳米线909的最高表面实质上与栅极电极1101及第一ILD层1201的最高表面共面。在一些实施例中，部分第一ILD层1201及栅极电极1101的移除可使用例如CMP工艺、蚀刻工艺、类似工艺或其组合。
参考图13A及图13B，第一ILD层1201、栅极电极1101及栅极介电层1001会凹陷以暴露纳米线909的部分909a。如下所述，凹陷工艺使得栅极电极1101可与随后形成的源极/漏极接触电隔离(参见图16A及图16B)。在一些实施例中，在第一ILD层1201、栅极电极1101及栅极介电层1001形成凹陷可使用例如一或多个合适的蚀刻工艺。在一些实施例中，纳米线909的部分909a可视需要进行掺杂以形成包含纳米线909的掺杂部分909a的第二源极/漏极区域1301。在一些实施例中，纳米线909可于纳米线909的生长期间进行原位掺杂，通过基于掺杂类型而将合适气体引入MOCVD腔室中来进行。在纳米线909由InAs所形成的一些实施例中，可使用诸如像单硅烷(SiH4)气体的硅前驱物将纳米线909进行硅的n-型掺杂。在其他实施例中，纳米线909的掺杂可在部分纳米线909被暴露后使用例如合适的掺杂剂进行离子注入方法或类似方法。
参考图14A及图14B，第二ILD层1401形成于第一ILD层1201之上，且位于纳米线909之上并包围纳米线909。在一些实施例中，第二ILD层1401的形成可使用与第一ILD层1201相同的材料及方法，且在此不再重复描述。在一些实施例中，第一ILD层1201及第二ILD层1401可由相同材料形成。在其他实施例中，第一ILD层1201及第二ILD层1401可由不同材料形成。在一些实施例中，第二ILD层1401可进行平坦化，通过例如CMP工艺或类似工艺。
参考图15A至图16B，接触插座会形成以将电性连接提供至第一源极/漏极区域903、第二源极/漏极区域1301及栅极电极1101。首先参阅第15A及15B图，第一开口1501、第二开口1503及第三开口1505由第二ILD层1401的顶表面所形成。在一些实施例中，第一开口1501、第二开口1503及第三开口1505的形成可使用合适的微影及蚀刻工艺。在所例示的实施例中，第一开口1501延伸穿过第二ILD层1401、第一ILD层1201、栅极介电层1001及模板层905并使第一源极/漏极区域903暴露出来。第二开口1503延伸穿过第二ILD层1401并使纳米线909的部分909a暴露出来，并因此暴露出第二源极/漏极区域1301。第三开口1505延伸穿过第二ILD层1401及第一ILD层1201并，使栅极电极1101的第一部分1101a暴露出来。
接下来参考图16A及图16B，第一接触插座1601、第二接触插座1603及第三接触插座1605分别形成于第一开口1501、第二开口1503及第三开口1505中。在一些实施例中，一或多个阻障层/黏附层(未图示)共形地形成于第一开口1501、第二开口1503及第三开口1505中。一或多个阻障层/黏附层保护相邻层(诸如像第一ILD层1201及第二ILD层1401)免于金属扩散。一或多个阻障层/黏附层可包含钛、氮化钛、钽、氮化钽或类似物并可使用PVD、CVD、ALD、类似方法或其组合而得以形成。在一些实施例中，种晶层(未图示)共形地形成于一或多个阻障层/黏附层之上。种晶层可包含铜、钛、镍、金、锰、类似物或其组合并可通过ALD、PVD、类似方法或其组合而得以形成。
进一步参考图16A及图16B，第一接触插座1601、第二接触插座1603及第三接触插座1605通过用合适导电材料分别填充第一开口1501、第二开口1503及第三开口1505而形成。在一些实施例中，第一接触插座1601、第二接触插座1603及第三接触插座1605可包含铜、铜合金、银、金、钨、钽、铝及类似物，并可使用电化学电镀工艺、无电电镀工艺、ALD、PVD、类似方法或其组合而形成。
在一些实施例中，过度填充第一开口1501、第二开口1503及第三开口1505的过量材料会被移除以使得第一接触插座1601、第二接触插座1603及第三接触插座1605的最高表面实质上与第二ILD层1401的最高表面共面。在一些实施例中，过量材料的移除可使用例如机械碾磨工艺、CMP工艺、蚀刻工艺、类似工艺或其组合来。
进一步参考图16A及图16B，在所例示的实施例中，第一接触插座1601、第二接触插座1603及第三接触插座1605的俯视形状为环状。然而，在其他实施例中，第一接触插座1601、第二接触插座1603及第三接触插座1605的俯视形状可为多边形，诸如三角形、矩形、六边形或类似形状。此外，如图16A及图16B所示，第一接触插座1601、第二接触插座1603及第三接触插座1605的位置是提供为范例而非限制。在其他实施例中，第一接触插座1601、第二接触插座1603及第三接触插座1605可基于半导体装置900的设计要求而形成于其他位置。
在一些实施例中，可在半导体装置900上执行进一步制造步骤。例如，金属化层(未图示)可形成于第二ILD层1401之上。金属化层可包含一或多个介电层及形成于该一或多个介电层中的一或多个导电性特征。在一些实施例中，金属化层会与第一接触插座1601、第二接触插座1603及第三接触插座1605具有电性接触，并将半导体装置900电性互连至形成于基板901之上的其他装置。在一些实施例中，进一步制造步骤亦可包括：在金属化层之上形成一或多个重新布线层(RDL)；在RLD之上形成凸块下金属(UBM)；以及在这些UBM之上形成连接器。随后，基板901可被分成单独的芯片，这些单独的芯片可进一步经历各种封装工艺。
如图16A及图16B所示，半导体装置900包含两个纳米线909，这些两个纳米线909经构造为半导体装置900的通道。在其他实施例中，纳米线909的数量及因而通道的数量可根据半导体装置900的设计规范而变化。在当半导体装置900被架构为低功率装置的一些实施例中，半导体装置900可包含多个窄纳米线，从而允许较佳的栅极控制并维持足以用于低功率操作的通态电流ION。在当半导体装置900被架构为高功率装置的其他实施例中，半导体装置900可包含少量宽纳米线，从而允许用于高功率操作的高ION。在一些实施例中，低功率装置与高功率装置相比包含更多纳米线，而高功率装置中纳米线的侧向尺寸大于低功率装置中纳米线的侧向尺寸。
图17为根据一些实施例的例示出形成半导体装置的方法1700的流程图。方法1700起始于步骤1701，其中在其中具有开口(诸如开口907)的图案化模板层(诸如模板层905)会形成于基板(诸如基板901)之上，如参考图9A及图9B的上文所述。在步骤1703中，一或多个纳米线(诸如纳米线909)会形成于开口中，如参考图9A及图9B的上文所述。在一些实施例中，纳米线的形成可使用上文中参考图1至图4所述的外延生长方法。在步骤1705中，栅极堆叠(诸如栅极介电层1001及栅极电极1101)会形成而包围纳米线，如参考图10A至图12B的上文所述。在步骤1707中，接触插座(诸如第一接触插座1601、第二接触插座1603及第三接触插座1605)会形成以将电性连接提供至栅极堆叠、一或多个纳米线及基板，如参考图13A至图16B的上文所述。
图18A至图25B例示根据一些实施例的使用通过参考图5至图8的以上所述方法形成的纳米线制造的半导体装置1800的各种中间阶段。图18A至图25B例示俯视及横剖视图，其中图「A」表示俯视图且图「B」表示沿相应图「A」的B-B'接线的截面视图。此外，使用虚线来描绘图18A至图25A的各种元件以指明此类元件在图18A至图25A中所示俯视图中非可见。
首先参考图18A及图18B，半导体装置1800包含基板1801。在一些实施例中，基板1801包含与基板501相似的材料，且在此不再重复描述。在所例示的实施例中，基板1801为(111)基板或(100)基板。
进一步参考图18A及图18B，模板层1803会形成于基板1801的顶表面1801A之上并经图案化以在模板层1803中形成凹部1807。在一些实施例中，模板层1803的形成可使用与模板层503相似的材料及方法，且在此不再重复描述。模板层1803中凹部1807的形成可使用与模板层503中凹部505a-505d相似的方法，且在此不再重复描述。在所例示的实施例中，凹部1807的俯视形状为环状。然而，在其他实施例中，凹部1807的俯视形状可为多边形，诸如三角形、矩形、六边形，或类似形状。
在一些实施例中，包含III-V化合物半导体材料的纳米线1811可利用选择性区域MOCVD而形成于种晶层1809上的凹部1807中，如参考图5至图8的上文所述，且在此不再重复描述。在一些实施例中，种晶层1809的形成可使用与种晶层605相同的材料及方法，且在此不再重复描述。在所例示的实施例中，两个纳米线1811在凹部1807中形成于种晶层1809之上。然而，在其他实施例中，纳米线1811的数量可取决于半导体装置1800的设计要求小于或多于两个。如下文中的更细描述，纳米线1811经构造来充当半导体装置1100的通道。因此，半导体装置1800可具有一或多个通道。此外，在模板层1803包含导电性氧化物材料的一些实施例中，模板层1803中位于纳米线1811下方的部分1805可充当源极/漏极区域并可称为第一源极/漏极区域1805。
参考图19A及图19B，栅极介电层1901形成于纳米线1811之上且包围纳米线1811。在一些实施例中，栅极介电层1901的形成可使用与栅极介电层1001相同的材料及方法，且在此不再重复描述。随后，栅极介电层1901及纳米线1811经平坦化以使得纳米线1811的顶表面实质上与栅极介电层1901的最高表面共面。在一些实施例中，平坦化工艺可包括例如机械碾磨工艺、化学机械研磨(CMP)工艺、蚀刻工艺、类似方法，或其组合。因此，每一个纳米线1811皆具有介于约2nm与5约μm之间的相同长度L2。
参考图20A及图20B，栅极电极2001相邻栅极介电层1901而形成。在一些实施例中，栅极电极2001的形成可使用与栅极介电层1101相同的材料及方法，且在此不再重复描述。在一些实施例中，栅极电极2001以类似于栅极电极1101的方式进行图案化以使得栅极电极2001包含：第一部分2001a于栅极介电层1901之上侧向延伸；以及第二部分2001b包围着纳米线1811。如下文中的更细描述，栅极电极2001的第一部分2001a充当接触垫而用于随后形成的导电性插座以将电性连接提供至栅极电极2001。栅极介电层1901及栅极电极2001会形成包围纳米线1811的栅极堆叠，其中纳米线1811充当半导体装置1800的通道。
参考图21A及图21B，第一ILD层2101形成于纳米线1811、栅极介电层1901及栅极电极2001之上，以使得纳米线1811的最高表面实质上与栅极电极2001、栅极介电层1901及第一ILD层1201的最高表面共面。在一些实施例中，第一ILD层2101的形成可使用与第一ILD层1201相同的材料及方法，且在此不再重复描述。
参考图22A及图22B，第一ILD层2101、栅极电极2001及栅极介电层1901会凹陷以暴露出纳米线1811的部分1811a。如下所述，凹陷工艺使得栅极电极2001可与随后形成的源极/漏极接触进行电性隔离(参见图25A及图25B)。在一些实施例中，于第一ILD层2101、栅极电极2001及栅极介电层1901形成凹陷可使用例如一或多个合适的蚀刻工艺。在一些实施例中，纳米线1811的部分1811a可视需要进行掺杂以形成包含纳米线1811的掺杂部分1811a的第二源极/漏极区域2201。在一些实施例中，纳米线1811的掺杂可使用与纳米线909相同的方法，且在此不再重复描述。
参考图23A及图23B，第二ILD层2301形成于第一ILD层2101之上，且位于纳米线1811的部分1811a之上并包围部分1811a。在一些实施例中，第二ILD层2301的形成可使用与第一ILD层2101相同的材料及方法，且在此不再重复描述。在一些实施例中，第一ILD层2101及第二ILD层2301可由相同材料形成。在其他实施例中，第一ILD层2101及第二ILD层2301可由不同材料形成。在一些实施例中，可使用例如CMP工艺或类似方法将第二ILD层2301平坦化。
参考图24A至图25B，接触插座会形成以将电性连接提供至第一源极/漏极区域1805、第二源极/漏极区域2201及栅极电极2001。首先参阅图24A及图24B，第一开口2401、第二开口2403及第三开口2405由第二ILD层2301的顶表面所形成。在一些实施例中，第一开口2401、第二开口2403及第三开口2405的形成是使用合适的微影及蚀刻工艺。在所例示的实施例中，第一开口2401延伸穿过第二ILD层2301、第一ILD层2101、栅极介电层1901并暴露出模板层1803。第二开口2403延伸穿过第二ILD层2301并暴露出纳米线1811的部分1811a，并因此暴露出第二源极/漏极区域2201。第三开口2305延伸穿过第二ILD层2301及第一ILD层2101，并暴露了栅极电极2001的第一部分2001a。
接下来参考图25A及图25B，第一接触插座2501、第二接触插座2503及第三接触插座2505分别形成于第一开口2401、第二开口2403及第三开口2405中。在一些实施例中，第一接触插座2501、第二接触插座2503及第三接触插座2505的形成可使用与第一接触插座1601、第二接触插座1603及第三接触插座1605相同的材料及方法，且在此不再重复描述。在所例示的实施例中，第一接触插座2501、第二接触插座2503及第三接触插座2505的俯视形状为环状。然而，在其他实施例中，第一接触插座2501、第二接触插座2503及第三接触插座2505的俯视形状可为多边形，诸如三角形、矩形、六边形或类似形状。此外，如图25A及图25B所示，第一接触插座2501、第二接触插座2503及第三接触插座2505的位置是提供为范例而非限制。在其他实施例中，第一接触插座2501、第二接触插座2503及第三接触插座2505可基于半导体装置1800的设计要求而形成于其他位置。
在一些实施例中，可在半导体装置1800上执行进一步制造步骤。例如，金属化层(未图示)可形成于第二ILD层2301之上。金属化层可包含一或多个介电层及形成于该一或多个介电层中的一或多个导电性特征。在一些实施例中，金属化层与第一接触插座2501、第二接触插座2503及第三接触插座2505具有电性接触，并将半导体装置1800电性互连至形成于基板1801之上的其他装置。在一些实施例中，进一步制造步骤亦可包括：在金属化层之上形成一或多个重新布线层(RDL)、在RLD之上形成凸块下金属(UBM)、以及在这些UBM之上形成连接器。随后，基板1801可经分成单独的芯片，这些单独的芯片可进一步经历各种封装工艺。
如图25A及图25B所示，半导体装置1800包含两个纳米线1811，纳米线1811经构造为半导体装置1800的通道。在其他实施例中，纳米线1811的数量及因而通道的数量可根据半导体装置1800的设计规范而变化。在当半导体装置1800被架构为低功率装置的一些实施例中，半导体装置1800可包含多个窄纳米线，从而允许较佳的栅极控制并维持足以用于低功率操作的通态电流ION。在当半导体装置1800被架构为高功率装置的其他实施例中，半导体装置1800可包含少量宽纳米线，从而允许用于高功率操作的高ION。在一些实施例中，低功率装置与高功率装置相比包含更多纳米线，而高功率装置的纳米线的侧向尺寸大于低功率装置的纳米线的侧向尺寸。
图26为例示根据一些替代性实施例的半导体装置形成方法2600的流程图。方法2600起始于步骤2601，其中在其中具有凹部(诸如凹部1807)的图案化模板层(诸如模板层1803)形成于基板(诸如基板1801)之上，如参考图18A及图18B的上文所述。在步骤2603中，一或多个纳米线(诸如纳米线1811)形成于凹部中，如参考图18A及图18B的上文所述。在一些实施例中，纳米线的形成使用上文中参考图5至图8所述的外延生长方法。在步骤2605中，栅极堆叠(诸如栅极介电层1901及栅极电极2001)形成为包围纳米线，如参考图19A至图21B的上文所述。在步骤2607中，接触插座(诸如第一接触插座2501、第二接触插座2503及第三接触插座2505)会形成以将电性连接提供至栅极堆叠、一或多个纳米线及图案化模板层，如参考图22A至图25B的上文所述。
根据一实施例，一种半导体装置形成方法，该方法包含：在基板上形成模板层，该模板层中具有第一凹部。该方法进一步包含：在第一凹部中形成多个第一纳米线；以及形成第一栅极堆叠，第一栅极堆叠包围多个第一纳米线。
根据另一实施例，一种半导体装置形成方法，该方法包含：在基板上形成模板层并将模板层图案化以在模板层中形成第一凹部及第二凹部，第一凹部的宽度不同于第二凹部的宽度。该方法进一步包含：在第一凹部中外延生长多个第一纳米线，以及在第二凹部中外延生长多个第二纳米线；形成第一栅极堆叠，第一栅极堆叠包围多个第一纳米线；以及形成第二栅极堆叠，第二栅极堆叠包围多个第二纳米线。
根据又另一实施例，一种半导体装置包含：多个第一纳米线于基板之上、多个第一纳米线具有第一宽度、以及多个第二纳米线位于基板之上，而多个第二纳米线具有不同于第一宽度的第二宽度。半导体装置进一步包含：第一栅极堆叠，第一栅极堆叠包围多个第一纳米线；以及第二栅极堆叠，第二栅极堆叠包围多个第二纳米线。
前述概述若干实施例的特征，从而使得熟习此项技术者可较佳理解本揭示内容的态样。熟习此项技术者应了解，可容易将本揭示内容用作设计或修改其他用于执行相同目的及/或达成本文所引入实施例的相同优点的工艺及结构的基础。熟习此项技术者亦应了解，此类相等构造并不脱离本揭示内容的精神及范畴，且在并不脱离本揭示内容的精神及范畴的情况下，做出各种改变、替换及修改。

Claims (19)

1.一种形成半导体装置的方法，其特征在于，该方法包含：
形成一模板层于一基板上，该模板层中具有一第一凹部；
形成多个第一纳米线于该第一凹部中；
形成一第一栅极堆叠，该第一栅极堆叠包围所述多个第一纳米线；
形成多个第二纳米线于该模板层的一第二凹部中，该第二凹部的一宽度不同于该第一凹部的一宽度，所述多个第二纳米线的一数量不同于所述多个第一纳米线的一数量；以及
形成一第二栅极堆叠，该第二栅极堆叠包围所述多个第二纳米线。
2.根据权利要求1所述的形成半导体装置的方法，其特征在于，更包含：
形成多个第二纳米线于该模板层的一第二凹部中，所述多个第二纳米线的一宽度不同于所述多个第一纳米线的一宽度；以及
形成一第二栅极堆叠，该第二栅极堆叠包围所述多个第二纳米线。
3.根据权利要求1所述的形成半导体装置的方法，其特征在于，该模板层包含一介电性材料，且其特征在于，该第一凹部暴露出该基板的一部分。
4.根据权利要求3所述的形成半导体装置的方法，其特征在于，更包含：
掺杂该基板之该部分以形成一第一源极/漏极特征；以及
掺杂所述多个第一纳米线之部分以形成一第二源极/漏极特征。
5.根据权利要求1所述的形成半导体装置的方法，其特征在于，该模板层包含一导电性氧化物材料，且其中该凹部的一底部位于该模板层中。
6.根据权利要求5所述的形成半导体装置的方法，其特征在于，更包含掺杂所述多个第一纳米线的之部分以形成一第一源极/漏极特征，其特征在于，该模板层之一部分位于所述多个第一纳米线之下以形成一第二源极/漏极特征。
7.一种形成半导体装置的方法，其特征在于，该方法包含：
形成一模板层于一基板上；
图案化该模板层以形成一第一凹部及一第二凹部于该模板层中，该第一凹部的一宽度不同于该第二凹部的一宽度；
外延生长多个第一纳米线于该第一凹部中，以及外延生长多个第二纳米线于该第二凹部中；
形成一第一栅极堆叠，该第一栅极堆叠包围所述多个第一纳米线；以及
形成一第二栅极堆叠，该第二栅极堆叠包围所述多个第二纳米线。
8.根据权利要求7所述的形成半导体装置的方法，其特征在于，所述多个第二纳米线的一数量不同于所述多个第一纳米线的一数量。
9.根据权利要求7所述的形成半导体装置的方法，其特征在于，所述多个第二纳米线的一宽度不同于所述多个第一纳米线的一宽度。
10.根据权利要求7所述的形成半导体装置的方法，其特征在于，所述多个第一纳米线包含III-V族化合物半导体材料。
11.根据权利要求7所述的形成半导体装置的方法，其特征在于，所述多个第一纳米线与所述多个第二纳米线使用选择性区域金属有机化学气相沉积(MOCVD)外延生长。
12.根据权利要求7所述的形成半导体装置的方法，其特征在于，该模板层包含一导电性氧化物材料，且其中至少一部分的该模板层中夹在该基板与所述多个第一纳米线之间。
13.根据权利要求7所述的形成半导体装置的方法，其特征在于，该模板层包含一介电性材料，且其中所述多个第一纳米线接触该基板。
14.一种半导体装置，其特征在于，包含：
一基板；
一模板层，配置于该基板上，该模板层包含一第一凹部及一第二凹部，其中该第二凹部的一宽度不同于该第一凹部的一宽度；
多个第一纳米线于该第一凹部中，所述多个第一纳米线具有一第一宽度；
多个第二纳米线于该第二凹部中，所述多个第二纳米线具有一第二宽度，该第二宽度不同于该第一宽度；
一第一栅极堆叠，该第一栅极堆叠包围所述多个第一纳米线；以及
一第二栅极堆叠，该第二栅极堆叠包围所述多个第二纳米线。
15.根据权利要求14所述的半导体装置，其特征在于，所述多个第一纳米线的一数量不同于所述多个第二纳米线的一数量。
16.根据权利要求14所述的半导体装置，其特征在于，所述多个第一纳米线延伸穿过该模板层并接触该基板。
17.根据权利要求14所述的半导体装置，其特征在于，该模板层的至少一部分夹在所述多个第一纳米线与该基板之间。
18.根据权利要求14所述的半导体装置，其特征在于，所述多个第一纳米线的每个具有多面侧壁。
19.根据权利要求14所述的半导体装置，其特征在于，所述多个第一纳米线垂直于基板的上表面。
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