FR3130072A1 - Procédé de fabrication d’un dispositif optoélectronique - Google Patents
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Abstract
Titre : Procédé de fabrication d’un dispositif optoélectronique L’invention a pour objet un procédé de fabrication d’un dispositif optoélectronique comprenant une première zone (100) comprenant une pluralité de structures tridimensionnelles (3D), et une deuxième zone (200) dépourvue desdites structures 3D, ledit procédé comprenant au moins une fourniture d’un substrat (1) comprenant une couche superficielle (2) permettant la nucléation et la croissance des structures 3D, une formation d’une couche tampon (4) couvrant le substrat (1) au niveau de la deuxième zone (200), sans couvrir la première zone (100), une croissance des structures 3D (6) dans la première zone (100) à partir de la couche superficielle (2), ladite croissance formant des résidus (7) au-dessus de la couche tampon (4), dans la deuxième zone (200), et une première gravure configurée pour éliminer les résidus (7) et pour s’arrêter dans la couche tampon (4). Figure pour l’abrégé : Fig. 10
Description
L’invention concerne le domaine des technologies des semi-conducteurs. Elle trouve pour application particulièrement avantageuse la fabrication de dispositifs optoélectroniques comprenant des structures tridimensionnelles, par exemple des diodes électroluminescentes à base de fils ou de nanofils semi-conducteurs, des lasers, des photo-détecteurs ou encore des cellules solaires.
ÉTAT DE LA TECHNIQUE
Les architectures dites 3D de dispositifs microélectroniques et optoélectroniques basées sur des réseaux de structures semi-conductrices tridimensionnelles, telles que des nanofils ou des microfils, sont considérées comme des alternatives prometteuses aux architectures classiques basées sur des structures semi-conductrices bidimensionnelles, telles que des couches planes.
De tels dispositifs à architecture 3D peuvent présenter une efficacité globale améliorée. Des réseaux ordonnés de nanofils à base d’un matériau semi-conducteur tel que le GaN, ou plus généralement à base d’un matériau à gap direct pour l’optoélectronique, présentent souvent une qualité cristalline supérieure à celle d’une couche plane à base du même matériau. Cela permet par exemple d’améliorer l'émission de lumière d’un dispositif optoélectronique tel qu’une diode électroluminescente à architecture 3D (LED 3D). Les propriétés optiques de tels réseaux permettent également d’améliorer l'extraction de la lumière.
La fabrication de dispositifs optoélectroniques à architecture 3D fonctionnels nécessite de structurer les réseaux ordonnés de structures 3D, par exemple pour définir des zones de contact du dispositif. D’autres zones de la plaque (ou wafer en anglais) sur lequel sont formés les nanofils nécessitent également d’être dépourvues desdits nanofils. C’est le cas par exemple des zones dédiées aux mesures ellipsométriques, qui doivent être planes. C’est également le cas des zones comprenant des marques d’alignement pour la lithographie, qui doivent rester repérables.
Plusieurs solutions connues permettent de former une zone dépourvue de structures 3D.
Une solution divulguée dans le document US 2010/116780 A1 consiste à prévoir, préalablement à la croissance des nanofils, des couches sacrificielles localisées au niveau des zones devant être exemptes de nanofils. La croissance est ensuite effectuée « pleine plaque », et les nanofils qui ont crû sur les couches sacrificielles sont retirés par décollage ou « lift off » en anglais, en dissolvant les couches sacrificielles. En pratique cependant, les nanofils ne croissent pas de façon idéale sur les zones masquées telles que les couches sacrificielles. Des résidus de croissance, plus compacts, peuvent se former avec ou à la place des nanofils. Ces résidus et/ou croissances parasites génèrent une rugosité de surface présentant des inconvénients notables. Par exemple, cette rugosité de surface difracte la lumière et rend difficile voire impossible la visualisation de structures sous-jacentes. De plus, la présence de cette rugosité de surface rend impossible la métrologie de couches minces par techniques optiques comme l’ellipsométrie, l’interférométrie ou encore la scattérométrie. Ces résidus sont plus difficiles à éliminer par lift off que les couches sacrificielles.
La présente invention vise à pallier au moins partiellement les inconvénients mentionnés ci-dessus.
En particulier, un objet de la présente invention est de proposer un procédé de fabrication d’un dispositif optoélectronique 3D permettant d’éliminer des croissances parasites au niveau de certaines zones déterminées.
Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés.
RÉSUMÉ
Pour atteindre les objectifs mentionnés ci-dessus, un premier aspect concerne un procédé de fabrication d’un dispositif optoélectronique comprenant une première zone comprenant une pluralité de structures tridimensionnelles (3D), et une deuxième zone dépourvue desdites structures 3D.
Le procédé comprend au moins une fourniture d’un substrat comprenant une couche superficielle permettant la nucléation et la croissance des structures 3D, une formation d’une couche tampon couvrant le substrat au niveau de la deuxième zone, sans couvrir la première zone, une croissance des structures 3D dans la première zone à partir de la couche superficielle, ladite croissance formant des résidus au-dessus de la couche tampon, dans la deuxième zone, et une première gravure configurée pour éliminer les résidus et pour s’arrêter dans la couche tampon.
Lors de la croissance des structures 3D, les croissances parasites surviennent ainsi sur la couche tampon. Le transfert de topographie qui accompagne la première gravure, typiquement anisotrope, a ainsi lieu sur ou dans la couche tampon, qui peut ensuite être elle-même retirée sélectivement à la couche sous-jacente, par exemple lors d’une deuxième gravure isotrope.
La couche tampon permet donc d’éviter que la topographie des résidus ne soit transférée dans la couche sous-jacente lors de la première gravure des résidus. Ainsi, le procédé permet d’obtenir avantageusement, après retrait de la couche tampon, une surface plane, sans croissance et sans rugosité. Une telle surface plane est notamment nécessaire lors de certaines étapes de fabrication et de métrologie, par exemple lors de mesures ellipsométriques. Cela permet également de rendre visibles les motifs présents sur le substrat (par exemple des marques d’alignement), ces motifs pouvant être nécessaires à la suite du procédé de fabrication.
Un autre aspect de l’invention concerne un dispositif comprenant un substrat, une première zone comprenant une pluralité de structures 3D et une deuxième zone comprenant une couche tampon surmontée par des résidus.
Avantageusement, la deuxième zone ne comprend pas de structures 3D et la couche tampon présente une épaisseur strictement supérieure à une épaisseur maximale des résidus, de façon à ce que ladite couche tampon puisse absorber un transfert de topographie des résidus lors d’une gravure des résidus.
BRÈVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière qui sont illustrés par les dessins d’accompagnement suivants dans lesquels :
Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les dimensions des différents éléments du dispositif optoélectronique ne sont pas forcément représentatives de la réalité.
Claims (20)
- Procédé de fabrication d’un dispositif optoélectronique comprenant une première zone (100) comprenant une pluralité de structures tridimensionnelles (3D), et une deuxième zone (200) dépourvue desdites structures 3D, ledit procédé comprenant au moins :
- Une fourniture d’un substrat (1) comprenant une couche superficielle (2) permettant la nucléation et la croissance des structures 3D,
- Une formation d’une couche tampon (4) couvrant le substrat (1) au niveau de la deuxième zone (200), sans couvrir la première zone (100),
- Une croissance des structures 3D (6) dans la première zone (100) à partir de la couche superficielle (2), ladite croissance formant des résidus (7) au-dessus de la couche tampon (4), dans la deuxième zone (200),
- Une première gravure configurée pour éliminer les résidus (7) et pour s’arrêter dans la couche tampon (4).
- Procédé selon la revendication précédente comprenant une deuxième gravure, configurée pour éliminer la couche tampon (4).
- Procédé selon l’une quelconque des revendications précédentes comprenant un dépôt d’une couche de masquage (3) sur la couche superficielle (2), et une formation d’ouvertures (5) dans ladite couche de masquage (3), au niveau de la première zone (100), de sorte à exposer la couche superficielle (2) au travers desdites ouvertures (5), dans lequel la couche tampon (4) est formée sur la couche de masquage (3) et dans lequel la croissance des structures 3D se fait au travers des ouvertures (5) de la couche de masquage (3).
- Procédé selon la revendication précédente en combinaison avec la revendication 2, dans lequel la deuxième gravure est configurée pour éliminer la couche tampon (4) sélectivement à la couche de masquage (3).
- Procédé selon l’une quelconque des revendications précédentes comprenant une formation d’une encapsulation (8) des structures 3D, avant la première gravure.
- Procédé selon la revendication précédente, dans lequel l’encapsulation (8) est formée de façon à laisser un espace entre ladite encapsulation (8) et la couche tampon (4).
- Procédé selon l’une quelconque des revendications 3 à 6, comprenant un dépôt pleine plaque d’une couche additionnelle de masquage (9) après la formation de la couche tampon (4), et une formation d’ouvertures (5) au travers de ladite couche additionnelle de masquage (9) et de la couche de masquage (3).
- Procédé selon la revendication précédente, dans lequel la couche additionnelle de masquage (9) est à base du même matériau que celui de la couche de masquage (3).
- Procédé selon l’une quelconque des deux revendications précédentes, dans lequel la première gravure est configurée pour retirer une portion de la couche additionnelle de masquage (9) recouvrant la couche tampon (4).
- Procédé selon l’une quelconque des trois revendications précédentes, dans lequel la couche de masquage (3) et la couche additionnelle de masquage (9) présentent respectivement des épaisseurs e3et e9telles que e3+ e9≤ 500 nm.
- Procédé selon la revendication 5 en combinaison avec l’une quelconque des revendications 7 à 10, dans lequel la couche additionnelle de masquage (9) est déposée de telle sorte qu’un espace est préservé entre un flanc (80) de l’encapsulation (8) et une portion de la couche additionnelle de masquage (9) disposée contre un flanc (40) de la couche tampon (4).
- Procédé selon l’une quelconque des revendications précédentes, dans lequel la première gravure est anisotrope.
- Procédé selon l’une quelconque des revendications précédentes en combinaison avec la revendication 2, dans lequel la deuxième gravure est isotrope.
- Procédé selon l’une quelconque des revendications précédentes, dans lequel la formation de la couche tampon (4) est configurée de façon à ce que la couche tampon (4) recouvre, en projection dans un plan de base (xy), intégralement une zone d’intérêt sous-jacente choisie parmi une zone de marques d’alignement, une zone de mesure ellipsométrique.
- Procédé selon l’une quelconque des revendications précédentes, dans lequel la définition de la couche tampon (4) se fait par photolithographie.
- Procédé selon l’une quelconque des revendications précédentes, dans lequel les structures 3D sont à base d’un matériau III-V tel que le GaN, le GaAs, l’InP.
- Procédé selon l’une quelconque des revendications précédentes en combinaison avec la revendication 3, dans lequel la première gravure présente une sélectivité supérieure ou égale à 5:1, et de préférence supérieure ou égale à 10:1, entre le matériau de la couche tampon (4) et le matériau de la couche de masquage (3).
- Procédé selon l’une quelconque des revendications précédentes en combinaison avec la revendication 3, dans lequel la formation des ouvertures (5) de la couche de masquage (3) se fait après le dépôt de la couche tampon (4).
- Procédé selon l’une quelconque des revendications précédentes dans lequel la couche tampon (4) présente une épaisseur (e4) strictement supérieure à une épaisseur maximale (e7max) des résidus (7), de façon à ce que ladite couche tampon (4) puisse absorber un transfert de topographie des résidus (7) lors d’une gravure des résidus (7).
- Procédé selon la revendication précédente, dans lequel l’épaisseur (e4) de la couche tampon (4) est au moins deux fois supérieure à l’épaisseur maximale (e7max) des résidus (7), et de préférence au moins cinq fois supérieure.
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100116780A1 (en) | 2008-11-12 | 2010-05-13 | Jae Min Myoung | Method for patterning nanowires on substrate using novel sacrificial layer material |
US20130328126A1 (en) * | 2012-06-11 | 2013-12-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial formation of source and drain regions |
US20160276433A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Field Effect Transistors and Methods of Forming Same |
US20170221988A1 (en) * | 2016-01-28 | 2017-08-03 | Infineon Technologies Austria Ag | Method of Manufacturing Semiconductor Devices Including Deposition of Crystalline Silicon in Trenches |
US20190153619A1 (en) * | 2016-06-28 | 2019-05-23 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Nucleation structure suitable for epitaxial growth of three-dimensional semiconductor elements |
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2021
- 2021-12-07 FR FR2113065A patent/FR3130072A1/fr active Pending
-
2022
- 2022-11-30 WO PCT/EP2022/083944 patent/WO2023104611A1/fr unknown
- 2022-12-06 TW TW111146655A patent/TW202329213A/zh unknown
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100116780A1 (en) | 2008-11-12 | 2010-05-13 | Jae Min Myoung | Method for patterning nanowires on substrate using novel sacrificial layer material |
US20130328126A1 (en) * | 2012-06-11 | 2013-12-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial formation of source and drain regions |
US20160276433A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Field Effect Transistors and Methods of Forming Same |
US20170221988A1 (en) * | 2016-01-28 | 2017-08-03 | Infineon Technologies Austria Ag | Method of Manufacturing Semiconductor Devices Including Deposition of Crystalline Silicon in Trenches |
US20190153619A1 (en) * | 2016-06-28 | 2019-05-23 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Nucleation structure suitable for epitaxial growth of three-dimensional semiconductor elements |
Also Published As
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