JP5182777B2 - ナノワイヤ・チャネルおよびシリサイド化下部コンタクトを有する垂直型fet - Google Patents

ナノワイヤ・チャネルおよびシリサイド化下部コンタクトを有する垂直型fet Download PDF

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Description

本発明は、半導体ナノワイヤに基づいた電子デバイスに関し、更に具体的には、ナノワイヤ・チャネルおよびシリサイド化(silicided)下部コンタクトを有する垂直型の電界効果トランジスタ(FET:field effect transistor)に関する。また、本発明は、ナノワイヤ・チャネルおよびシリサイド化下部コンタクトを含む垂直型FETを製造する方法に関する。

従来の垂直型FETは、基板表面に対して垂直な方向にソース−ドレイン電流が流れているデバイスである。例えば、基板表面が水平に形成されている場合、垂直型FETは通常、垂直な柱状であり、ドレインおよびソースはこの柱の上部および下部である。垂直型FETの主な利点の1つは、チャネル長を規定するのが、リソグラフィではなく、エピタキシまたは層の堆積等の方法であり、これによってナノメートル寸法においても良好な厚さ制御が与えられることである。垂直型FETのいくつかの例が、Min Yang等による「25-nmp-channel vertical MOSFET’s with SiGeC source-drains」(IEEE Electron Dev. Lett.、20、 p.301(1999年))、および、J.M.Hergenrother等による「The vertical replacement–gate (VGR)MOSFET: A 50 nm vertical MOSFET with lithography-independent gate length」(Int. Electron Dev. Meeting (IEDM)、p.75、1999年)に記載されている。

従来の垂直型FETには、いくつかの問題がある。第1に、柱の下部におけるソース(またはドレイン)に効率的に接触することが難しい。この困難のために、ソース(またはドレイン)に対するアクセス直列抵抗が比較的高くなっている。第2に、ドーピングは、注入によって行うことができず、エピタキシの間のそのままの(in-situ)ドーピングまたは固体ソースからの拡散によって達成される。第3に、ゲート導体がソース導体の上に重なるので、ゲート−ソース静電容量が大きい。第4に、チャネル表面は、柱のエッチングまたはトレンチからのエピタキシャル成長によって規定される。通常、エッチングによって、粗い壁に反応性イオン・エッチング(RIE:reactive-ion etch)の損傷が残り、一方、制約されたエピタキシでも欠陥が残る。第5に、CMOS回路用の同一のウエハ上にn−FETデバイスおよびp−FETデバイスを製造するためには、ゲート領域ならびにソースおよびドレイン領域において異なるドーパントを導入しなければならない。これを行うことは非常に難しい。なぜなら、平面型FETと共に日常的に用いられるイオン注入が適合しないからである。上述の課題があるために、従来技術の垂直型FETは、CMOS技術のためにほとんど用いられていない。

最近の研究によって、FETを製造するためにシリコン・ナノワイヤを使用可能であることが示されている。例えば、Yi Cui等の「HighPerformance Silicon Nanowire Field Effect Transistors」(Nano Lett.、3(2)、P.149、2003年)、Andrew B. Greytak等の「Growth and transport properties ofcomplementary germanium nanowire field-effect transistors」(Appl. Phys. Lett.、84(21)、P.4176、2004年)、および、XiangfengDuan等の「High-performancethin-film transistors using semiconductor nanowires and nanoribbons」(Nature, 245、p. 274、2003年)を参照のこと。現時点で報告されているナノワイヤFETは、主として水平の構成を用い、従来のリソグラフィによって単一のナノワイヤに接触し、基板に電圧を印加することによってバックゲートを用いた(back gated)(上述のYi Cui等、Andrew B. Greytak等を参照のこと)。これらの報告において、FETを形成するために接触させたナノワイヤの位置はランダムであり、それらの電流駆動は、単一のナノワイヤに限られていた。

最近、流量整合手法(fluidic flow alignment approach)を用いて組み立てた複数の平行ナノワイヤを用いた(ラングミュア・ブロジェット(langmuir-Blodgett)膜上に一軸で圧縮された)水平(平面型)薄膜トランジスタ(TFT:thin film transistor)が報告されている。例えば、Xiangfeng Duan等の「HighPerformance thin-film transistors using semiconductor nanowires and nanoribbons」(Nature, 245、p. 274、2003年)を参照のこと。それにもかかわらず、大規模に平面型ナノワイヤFETを製造するためにナノワイヤをどのように正確に位置付け方向付けるかという問題は、現在、未解決のままである。

ナノワイヤの取り扱いを回避するために、ナノワイヤの成長の時点ですでにナノワイヤの位置が決定している垂直型ナノワイヤFETを構築することができる。この場合、FETのチャネルは、規定された電流駆動を満足させる複数のナノワイヤから成る。単一のZnOナノワイヤ・チャネルを用いた垂直型サラウンド・ゲート(surround gate)FETに関する第1の報告が、HouT. Ng等の「Single CrystalNanowire Vertical Surround-Gate Field-Effect Transistor」(Nano Lett.、4(7)、p.1247、2004年)において行われている。

Hou T. Ng等の論文は、下部コンタクトに対するアクセス抵抗をどのように低減させるか、および、ゲート長をどのように正確に制御するかという、垂直型MOSFETに関連する大きな欠陥を扱っていない。更に、Hou T. Ng等の論文は、MOSFETの製造において複数のナノワイヤをどのように用いるかということに取り組んでいない。
Min Yang等の「25-nmp-channel vertical MOSFET’s with SiGeC source-drains」(IEEE Electron Dev. Lett.、20、 p.301(1999年)) J.M.Hergenrother等の「The verticalreplacement–gate (VGR) MOSFET: A 50 nm vertical MOSFET withlithography-independent gate length」(Int. Electron Dev. Meeting (IEDM)、p.75、1999年) Yi Cui等の「HighPerformance Silicon Nanowire Field Effect Transistors」(Nano Lett.、3(2)、P.149、2003年) Andrew B. Greytak等の「Growth andtransport properties of complementary germanium nanowire field-effecttransistors」(Appl. Phys. Lett.、84(21)、P.4176、2004年) Xiangfeng Duan等の「High-performancethin-film transistors using semiconductor nanowires and nanoribbons」(Nature, 245、p. 274、2003年) Hou T. Ng等の「SingleCrystal Nanowire Vertical Surround-Gate Field-Effect Transistor」(Nano Lett.、4(7)、p.1247、2004年)

前述のことを考慮すると、下部コンタクトに対するアクセス抵抗を低減させ、ゲート長が制御された、複数のナノワイヤ・チャネルを含む垂直型FETを提供することが要望されている。

本発明は、ナノワイヤ・チャネルを有する垂直型FETを提供する。本発明の各垂直型FETは、複数のナノワイヤ・チャネルを含む。本発明の垂直型FETのチャネルとして用いられるナノワイヤは、シリサイド層等の結晶導電層の上に形成されて、ソースに対するアクセス直列抵抗を低減させる。ナノワイヤは、ゲート材料によって囲まれ、直径が小さく(約10nm以下)形成されて、良好な短チャネル特性を得る(例えば、本発明は、チャネル長が小さくなるとMOSFET閾値電圧が低下する短チャネル効果を実質的に軽減させる)。本発明の垂直型FETのナノワイヤは、高密度の配列に形成されるので、ゲート−ソースの重複静電容量が小さくなる。

本発明の第1の態様において、ナノワイヤ・チャネルと、このナノワイヤ・チャネルを介した電流を制御する周囲のゲートと、各ナノワイヤに配置された上部および下部ソースおよびドレイン領域と、導電性下部コンタクト層と、を含むFET等の半導体構造を記載する。

具体的には、本発明の半導体構造は、半導体基板の一部の内部または上に位置するシリサイド・コンタクト層と、前記シリサイド・コンタクト層の上に位置する複数のナノワイヤと、前記複数のナノワイヤを囲むゲート誘電体と、前記ゲート誘電体の上に位置するゲート導体と、前記ナノワイヤの各端部に位置するソースおよびドレインと、を含む。

更に具体的には、本発明のFETは、下部エピタキシャル導電層と、前記下部エピタキシャル導電層の上に位置し、前記下部エピタキシャル導電層に対して垂直である複数の半導体ナノワイヤ・チャネルと、前記ナノワイヤ・チャネルを覆うように位置し、前記複数の半導体ナノワイヤ・チャネルに対して垂直である上部コンタクト層と、前記半導体ナノワイヤ・チャネルの各々を囲むゲート誘電体と、前記ゲート誘電体を囲むゲート導体であって、下部絶縁層によって前記下部エピタキシャル導電層から離間し、絶縁プラグによって前記上部コンタクト層から離間している、ゲート導体と、前記複数のナノワイヤ・チャネルの各端部に位置するソースおよびドレインと、を含む。

本発明のいくつかの実施形態において、ナノワイヤ・チャネル間の間隔は、ナノワイヤ・チャネルの直径と同等である。典型的に、各ナノワイヤ間の間隔は、約2nmから約50nmであり、これは、個々のナノワイヤ・チャネルの直径にほぼ等しい。

本発明の第2の態様において、ナノワイヤ・チャネルを有するFET等の半導体構造を形成する方法を記載する。これらの方法の1つにおいて、FETのために指定された選択領域において半導体基板の表面を露出させ、この露出した領域にシリサイド・コンタクト層を形成する。シリサイド・コンタクトは、半導体基板内でその表面部分において、または半導体基板の上に形成することができる。形成されたシリサイド・コンタクト層は、下にあるシリコンの結晶テンプレート(crystal template)を維持する。従って、シリサイド・コンタクト層は、半導体基板の結晶方位に近似している。シリサイド層の上に触媒を配置し、基板表面に対して垂直にナノワイヤを成長させる。形成されたナノワイヤは、半導体基板と同じかまたは異なる材料を含むことができる。通常、触媒は、ナノワイヤの各々の先端から除去し、コンフォーマルなゲート誘電体を堆積する。ナノワイヤ間の間隔を埋めるように、ゲート導体材料を堆積する。次いで、この構造を、化学機械研磨(CMP:chemical mechanical polishing)によって平坦化する。平坦化によって、ナノワイヤは特定の長さに揃えられ、余分なゲート材料が除去される。ナノワイヤの上面に対して、ゲート材料をくぼませる。くぼんだ領域に絶縁体プラグを形成し、上部コンタクトを形成する。ゲート・コンタクトおよびソース・コンタクトのバイアを形成して、デバイス製造を完了する。

本発明の方法は、シリコン・ナノワイヤおよびシリコン処理を用いて説明する。この方法は、GeまたはIII−V半導体等の他の半導体を用いて実施することも可能である。ナノワイヤを使用することの利点の1つは、通常それらの直径が小さい(数ナノメートル)ので、大きな結晶不整合が存在する場合であっても、結晶基板上にナノワイヤを成長させることが可能なことである。例えば、シリコン基板上にGeナノワイヤを成長させることができる。従って、基板がシリコンである場合であっても、シリコン以外の半導体ナノワイヤで垂直型FETチャネルを形成することができる。

本発明は、ナノワイヤ・チャネルを有する垂直型FETおよびこれを製造するための方法を提供する。これより、以下の記述を参照して、本発明を更に詳細に説明する。この記述において、本発明の実施形態を例示する様々な図面を参照する。本発明の実施形態の図面は、例示の目的のために与えるものであり、それに含まれる構造は一定の縮尺に従ったものではない。

ここで再び、シリコン・ナノワイヤおよびシリコン処理を用いて本発明の方法を説明することを強調しておく。また、本発明の方法は、GeまたはIII−V半導体等の他の半導体と共に実施可能である。Siを含有しない半導体を用いる場合、本発明の処理ステップは、基本的に同じであるが、シリサイド・コンタクト層の形成前に非半導体表面の上にSi層を形成可能である点が異なる。しかしながら、例えば、Si、SiGe、Si/SiGe、シリコン・オン・インシュレータ(SOI)、シリコンゲルマニウム・オン・インシュレータ(SGOI)、SiC、またはSiGeC等のSi含有半導体材料を用いることが好ましい。

図1から図10および図17に、基本的な方法を示す。開始半導体基板としてシリコン・ウエハ10を用いる。Si基板は、典型的に、(111)方位を有するように選択するので、ナノワイヤの成長は基板表面に対して垂直となる。典型的には(111)結晶方位を用いるが、本発明は、他の結晶方位を有する基板を用いることも想定する。基板10上に、二酸化シリコン(SiO2)、窒化シリコン(Si34)、または酸窒化シリコン(SiON)等の絶縁膜12を堆積する。従来のリソグラフィおよびエッチングによって、絶縁膜12に複数の開口14を形成する。図1には、そのうち1つを示す。図11に示すように、開口14はマスク1によって規定される。開口14の位置は、垂直型FETによって占められる領域を規定する。露出した基板10を、高濃度にドーピングして(約1020cm-3)、基板10にn++領域16を形成する。露出した領域内にドーパントを導入するには、全面イオン注入または気相ドーピングを使用可能である。n型ドーパントの例は、リン(P)およびヒ素(As)である。p−FETを製造する場合、n型領域16の代わりにp型領域を用いる。p型ドーパントの例は、ホウ素(B)およびインジウム(In)である。

図2に示すように、ニッケル(Ni)、コバルト(Co)、チタン(Ti)、タングステン(W)等、または、シリコンと反応するとシリサイドを形成することができる他の同様の金属の金属層18を、全面に堆積する。好ましくは、NiまたはCoを用いる。それらの材料は、エピタキシャル導電性層を形成可能であるからである。この金属堆積は、通常、スパッタリング、蒸着、化学気相付着、または同様の堆積プロセスによって行う。金属層18は、露出したシリコン表面10と反応して、シリサイド・コンタクト20を形成する。このシリサイド形成は、従来の自己整合シリサイド化(SALICIDE:self-aligned silicidation)プロセスの使用を含む。このプロセスによって、シリサイドは、露出したシリコン領域の上にのみ形成する。自己整合シリサイド化プロセスの間に用いるアニーリングの厳密な条件は、層18として用いる金属の種類によって異なる場合がある。単一のアニーリング・ステップを行い、その後に非反応の金属をエッチングすることができる。あるいは、シリサイド・コンタクト20は、第1のアニーリング、エッチング、および第2のアニーリングによって形成することができる。この場合、第1のアニーリングの温度は通常、第2のアニーリングの温度よりも低い。Siを含有しない半導体基板を形成する場合は、通常、金属層18の堆積の前に、開口内にSi層を形成する。あるいは、金属−半導体合金が低い抵抗を有する場合(約50μΩ−cm以下)は、これを形成することができる。例えば、ゲルマニウム(Ge)基板を用いる場合、Ni−ゲルマ二ド等の金属−ゲルマニウム合金を形成可能である。

また、用いる金属の種類およびアニーリング条件に応じて、異なる相のシリサイド・コンタクトを形成可能である。例えば、Niの場合、形成する金属−シリサイドは、NiSiまたはNiSi2である。NiSi相は、金属層18を含む基板10を約450℃の温度でアニーリングすることによって形成される。NiSi2相は、約750℃を超える温度で基板をアニーリングすることによって形成される。金属層18は露出したシリコンとのみ反応するので、選択的なエッチングを用いて、非シリコン表面から未反応の金属18を除去する(図3)。未反応金属を除去するために用いるエッチング化学成分の一例は、H22:H2SO4 10:1、65℃で10分間である。NiSi相は、NiSi2よりも抵抗率が低い。しかしながら、NiSi2相はシリコンに対してエピタキシャルであることが可能なので、これは下にあるシリコン基板の結晶テンプレートを維持する。例えば、R.T.Tung等の「Formation ofUltrathin Single-Crystal Silicide Films on Si: Surface and InterfacialStabilization of Si-NiSi2 Epitaxial Structures」(Phys. Rev. Lett. 50、p.429、1983年)およびR.T.Tung等の「Growth ofSingle Crystal Epitaxial Silicides on silicon by the use of template layers」(Apply. Phys. Lett. 42、p.888、1983年)を参照のこと。このNiSi2の特性によって、シリサイド・コンタクト20の上にシリコン・ナノワイヤを成長させることができ、これは、基板10のものと同じ結晶方位を維持する。

図4を参照すると、絶縁膜12が剥離され、層22Aおよび22Bから成る2層膜22が堆積されている。これらの層は、それぞれ、SiO2およびSi34とすることができる。2層膜22は、2つのステップでパターニングする。すなわち、図12および図13に示す例に従って、まずマスク2を用いて、上の膜22Bに「T」型をエッチングする。このエッチングは絶縁膜22A上で停止する。次いで、マスク3を用いて、層22Aをエッチングする領域を規定する。露出したシリサイド・コンタクト20の表面は、開口14(マスク1)によって規定される領域内に含まれている。

露出したシリサイド・コンタクト20の上に、ナノワイヤ成長のための、Au、Ga、Al、Ti、およびNi等の触媒ドット24を形成する。ここで言及した触媒ドット24のうち、Auドットが好適である。触媒ドット24は、触媒膜を点(ドット)状にパターニングすること、または、前記触媒を含むコロイドを分配することによって形成可能である。触媒ドット24のサイズ、例えば幅が、ナノワイヤの直径を規定することに留意すべきである。従って、ナノワイヤの直径の密な分布を得るために、ドット・サイズの正確な制御が重要である。また、触媒を導入する他の方法も可能である。例えば、薄い触媒膜は、(例えば350℃を超える)高温でアニーリングされると、凝集して、分離した触媒液滴になる。しかしながら、触媒凝集方法では、触媒懸濁方法によって通常得られるほどの狭いドット・サイズ分布が生成されない。更に、触媒ドットは、自己集合(self-assembly)プロセスを利用して形成可能である。「自己集合」という言葉は、本明細書において用いる場合、規則的なパターンへの材料の自発的組織化を示す。自己集合プロセスは、当技術分野において周知のブロック共重合体および技法を利用する。

図4および図5を参照すると、基板10の表面に対して垂直に、ナノワイヤ26が成長している。ナノワイヤ26の成長は、触媒ドット24によって支援され、典型的に、化学気相付着(CVD)またはプラズマ・エンハンス化学気相付着(PECVD)によって実行される。成長温度は、用いる前駆物質によって異なる。例えば、シラン(SiH4)では、典型的な成長温度は約370℃から約500℃である。四塩化ケイ素(SiCl4)では、成長温度は約800℃から約950℃である。SiH4に塩素を加えることによって、成長温度を600℃を超えるまで上げることができる。ナノワイヤ26の成長速度は、成長温度および成長チャンバ内のガス圧力によって異なる。例えば、SiH4をH2(1:1)で希釈し、1トールの圧力および450℃の成長温度を用いた場合の典型的なCVD成長速度は、約7.6μm/時間である。ナノワイヤ26の異方性成長は、気体−液体−固体(VLS:vapor-liquid-solid)機構によって最も良く説明されると考えられる。これは、例えば、E.I.Givargizovの「HighlyAnisotropic Crystals」(Kluweracademic publishers、 Norwell MA、1986年)に記載されている。成長が始まると、触媒−シリコン液体合金28が形成される。ガス相からSiを追加して供給すると(例えばSiH4)、液滴がSiによって過飽和し、過剰なシリコンが固体−液体界面に堆積する。この結果、元の基板表面から、成長しているナノワイヤ結晶の先端まで、液滴28が上昇する。成長温度が約500℃より低く維持される場合(SiH4を用いる場合)、または塩素を追加する場合、他の表面上にはシリコンの堆積は生じない。ナノワイヤ26は、半導体基板のものと同じかまたは異なる材料で構成可能であることに留意すべきである。一実施形態では、ナノワイヤ26は、半導体基板とは異なる材料で構成することが好ましい。本発明の更に別の実施形態では、ナノワイヤは、ほぼ同じ結晶方位を有する単結晶Siナノワイヤである。

(111)方位の基板上にSiナノワイヤを形成する、本明細書中に記載する特定の例において、シリコン・ナノワイヤは、(111)方位を有する基板10から生じさせたので、その方位は(111)である。このために、基板の方位に近似したシリサイド膜20が用いられる。ナノワイヤ26は、通常、膜22Aおよび22Bの合計の厚さを超える長さに成長させる。ナノワイヤ26は、基板10の表面に対して垂直に成長させることに留意すべきである。

図6を参照すると、基板の上に、コンフォーマルな(conformal)ゲート誘電体30が全面に堆積されている。ゲート誘電体のいくつかの例は、SiO2、Al23、およびHfO2であるが、これらに限定されるわけではない。ゲート誘電体20の堆積は、例えば、CVDまたは原子層堆積(ALD:atomic layer deposition)等の技法によって行われる。いったんナノワイヤ26成長が完了すると、触媒24はもう必要ないので、ゲート誘電体30の堆積前に選択的エッチングによってこれを除去可能であることに留意すべきである。一方、触媒24を残しておくと、付加的なエッチング選択性が得られるので、以下で述べるゲート導体をくぼませるエッチングの間に、ナノワイヤ26を保護することができる。

図7を参照すると、ゲート誘電体30の上に、コンフォーマルなゲート導体32が堆積されている。ゲート導体32は、ナノワイヤ26間の間隔を埋める。ゲート導体32は、ドーピングしたポリシリコン、または、タングステン(W)、アルミニウム(Al)、銅(Cu)、またはタンタル(Ta)等の導電性金属とすることができる。導電性金属の合金、および前記導電性金属のシリサイドまたは窒化物も、本明細書において想定されている。次いで、ゲート導体30に対する選択的エッチングによって、ゲート導体32をくぼませて、例えば図8に示す構造を設ける。図示のように、本発明のこのステップによって、くぼんだゲート導体32の上部が、絶縁層22の表面線よりも下になる。この構造の上に、低温酸化物(LTO:low temperature oxide)等の別の絶縁体34を全面に堆積する。次いで、この構造をCMPによって平坦化して、図9に示す構造を設ける。絶縁層22BをCMP停止層として用いる。CMPステップによって、ナノワイヤ26は、全て同じ長さに揃えられる。また、これは、上面からのゲート導体32のくぼみを底上げする絶縁プラグ34を形成する。これによって、ゲート32に短絡することなく、ナノワイヤ26の露出した端部に接触することが可能となる。SALICIDEプロセスを用いて、各ナノワイヤ26の先端をシリサイド化して、シリサイド化端部38を形成する。

図10(上面図である図16に示すA−A’で切った図)および図17(図16に示すB−B’で切った図)は、ソース、ドレイン、およびゲートに対するコンタクトを形成した後のデバイスを2つの主な断面で示す。ソースに接触するため、シリサイド表面20までバイア・ホール40が形成されている。同様に、ゲート導体32までバイア・ホール42が形成されている。ゲートおよびソースのためのバイア・ホールは、図14のマスク5および4によってそれぞれ規定する。最後に、ドレイン・コンタクト44、ソース・コンタクト46、およびゲート・コンタクト48をマスク6によって規定する(図15)。

図18から図31は、ナノワイヤ・チャネルを有する垂直型FETを製造するための別の方法を示す。この方法は、図1から図17において論じたものと同様であるが、以下の変更点がある。(1)成長ステップの直後に触媒を除去する。(2)3つのCMPステップがある。すなわち、第1は、ナノワイヤを揃えて、それらが全て同じ長さを有するようにする。第2のCMPステップは、過剰なゲート導体材料を除去するために用いる。第3のCMPステップは、ゲート導体の上にLTOプラグを形成するために用いる。(3)ゲート材料を堆積する前に、ナノワイヤの露出した上部をシリサイド化する。

これらの変更は、プロセスの変動を考慮して、いっそうロバストなプロセスを可能とするために導入する。例えば、くぼみステップ(図7から図8)の前にゲート導体を平坦化すると、一般に、リセス深さをいっそう良好に制御することができる。ナノワイヤの上部にシリサイドを形成すると、CMPプロセスおよびゲート導体をくぼませるために用いるエッチングの間の選択性が良くなる。

図18から図22に示す処理ステップは、図1から図5に関して先に論じたものと同一である。図22および図23を参照すると、触媒−シリコン液体合金28がエッチングにより選択的に除去され、コンフォーマルなゲート誘電体30が構造の上に堆積されている。この構造の上に、フォトレジスト、ポリイミド、または低温酸化物(LTO)等の充填材料50(有機または無機)を堆積する(図24を参照)。充填材料50は、ゲート誘電体30に対して選択的に除去可能であるように選ぶ。ウエハをCMPによって平坦化する。この際、層22BがCMPのためのハード・ストップとなる。この結果、全てのナノワイヤ26は揃えられて、2層22の合計の厚さに等しい単一の厚さになる(図25)。

エッチングによって充填材料を選択的に除去し、ウエハにSALICIDEステップを行う。この結果、各ナノワイヤの先端において露出したシリコン表面は、シリサイド38に変換される(図26)。シリサイド38は、例えば、NiSi、TiSi2、またはCoSi2とすることができる。

図27を参照すると、ゲート導体32が全面に堆積され、CMPを用いて膜22の表面よりも上にある余分なゲート材料が除去されている。ナノワイヤ26の上面のシリサイド38に対して、ゲート材料32を選択的にくぼませる(図28)。LTO等の絶縁体34を全面に堆積し、CMPを用いて、膜22の表面よりも上にあるLTOを除去する。この結果、くぼませたゲート導体32を覆うようにLTOプラグ34が形成される(図29)。LTOプラグ34は、ナノワイヤの上部に形成されたコンタクトを、ゲートに対する短絡から分離する。

図30および図31は、2つの主要な断面A−A’およびB−B’における最終構造を示す。製造を完了させるため、ゲート・バイア42およびソース・バイア40を形成し、ゲート・コンタクト金属およびソース・コンタクト金属で充填する。最後に、ドレイン・コンタクト44、ソース・コンタクト46、およびゲート・コンタクト48を形成する。図示のように、ドレイン・コンタクト金属44は、ナノワイヤ26の上端のシリサイド38に接触する。

図32から図37は、ゲート−ソースの重複静電容量を低減させたナノワイヤ・チャネルを有する垂直型FETを製造するための別の方法を示す。結果として得られる構造は、2つの前の実施形態において論じたものと同様であるが、ナノワイヤ26の下端に絶縁プラグ70がある(上部LTOプラグ34と同様)点が異なっている。絶縁プラグ70は、SiO2等の誘電体で形成することに留意すべきである。絶縁プラグは、ソースに接続する下部導電性シリサイド20層をゲート導体32から更に遠ざけることによって、ゲートとソースとの間の重複静電容量の低減に役立つ。

図32から図34が示す処理ステップは、図1から図3について論じたものと同一である。図35を参照すると、触媒24は、絶縁体22Aから成る絶縁性膜70によって囲まれている。また、触媒24は、シリサイド層20と接触している。ナノワイヤの方位が基板10のものに近似するように、層20と接触している触媒24が必要とされる。絶縁層22Aによって囲まれる触媒24を製造するには、いくつかの手法がある。第1の手法では、膜22Aに、所望の触媒のサイズを有する開口を形成する。これは、絶縁膜22A上に2ブロック重合体等の自己集合マスクを形成することによって実行可能である。2ブロック共重合体の一例は、ポリスチレンおよびポリ(メチル・メタクリレート)の共重合体である。2ブロック重合体マスクの孔が膜22Aの開口を規定し、これをRIEによってエッチングする。後に、金または別の同様のナノワイヤ触媒材料を、めっきによって開口内に導入する。触媒24は、絶縁膜表面22Aの上にはめっきされないので、触媒24は膜22Aの開口内にのみ追加される。

第2の手法では、開口を含む膜22Aを覆うように、触媒膜を全面に堆積する。触媒堆積は、トポグラフィを押し流す(washout)傾向があるので、開口内の触媒の厚さは通常、膜22Aの上面上よりも厚い。次いで、触媒が全て膜22Aの上面から除去されるまで、触媒を全面的にエッチングする。触媒膜は開口内の方が厚いので、各開口の下部には、エッチングされない触媒の層が残る。

第3の手法では、図34に示す誘電膜12を除去し、全面膜70を堆積する。膜70に開口を形成し、層70の上に全面触媒膜を堆積する。膜70の上面上の触媒は、CMPステップによって「けずられる」が、開口を埋めている触媒は除去されない。次いで、膜22Bを堆積し、パターニングして、図35に示す構造を得る。

第4の手法では、膜22Bを最初に堆積し、マスク2(図12)を用いてパターニングして、層20を露出させる。この構造に、膜70のコンフォーマルな堆積を行うので、膜70は層20および膜22Bの側壁も覆う。膜70は、これが触媒に対して高い表面移動度を有するように選択する。次いで、膜70に開口(孔)を形成する。各孔のサイズは、2つ以上の触媒粒子を収容することが不可能であるようになっている。ウエハの表面に、触媒粒子を含むコロイドをいっぱいに供給する。触媒粒子を孔内へと引き込むために、様々な技法を適用可能である。1つの具体的な技法では、触媒を負に帯電させ、コロイドは水の溶液から成り、膜70をSiO2として選択する。触媒粒子は、自然に、負に帯電したSiO2表面からはじかれる。孔を触媒粒子で埋めるプロセスを刺激するため、基板に正のパルスを印加することができる。孔に取り込まれない余分な触媒粒子は、次いで、当技術分野において周知の技法を用いて、基板表面から洗い落とすことができる。

2つの主要な断面A−A’およびB−B’での図36および図37に示す最終構造に至るプロセス・ステップは、先に論じた2つの実施形態のものと同一である。層70に形成された開口に触媒24を埋め込んだ結果、この構造はいっそう対称的となり、誘電プラグがナノワイヤ26の上部および下部を囲んでいる。これらのプラグ34および70は、90度回転させた従来の平面型FETのゲート・スペーサとして見ることができる。

具体的には、図36および図37が示すFETは、下部エピタキシャル導電層(例えばシリサイド・コンタクト20)、および、下部エピタキシャル導電層(例えばシリサイド・コンタクト20)の上に位置する複数の半導体ナノワイヤ・チャネル26を含む。本発明によれば、半導体ナノワイヤ・チャネル26の各々は、下部エピタキシャル導電層に対して垂直である。また、FETは、複数の半導体ナノワイヤ・チャネル26の上に位置する上部コンタクトすなわちドレイン・コンタクト44を含む。上部コンタクトすなわちドレイン・コンタクト44は、半導体ナノワイヤに対して垂直である。また、FETは、ナノワイヤ26の各々を囲むゲート誘電体30、および、ゲート誘電体30を囲むゲート導体32を含む。本発明によれば、ゲート導体32は、下部絶縁プラグ70によって下部エピタキシャル導電層(すなわちシリサイド・コンタクト20)から離間し、ゲート導体32は、絶縁プラグ34によって上部コンタクト44から離間している。

各ナノワイヤの端部に、ソースおよびドレイン(具体的には標示しない)を形成する。シリサイドのドーピングによって、ナノワイヤの端部に(拡散により)ドーパントを取り込むことができる。更に、絶縁体70および34のために、ドーピングした酸化物(ホウケイ酸ガラスまたはリン酸塩ガラス)を用いることによって、固体ソース拡散によってナノワイヤの端部をドーピングすることができる(例えば、J.M.Hergenrother等の同書を参照のこと)。Hergenrother等の論文と同様に、これは、2つの薄いシリコン窒化物層間に絶縁体70および34を挟んで、ゲート材料内へのドーパントの拡散を防ぐことが必要である。また、ナノワイヤの上端は、シリサイドを形成する前に(例えば図9の時点で)気相から別個にドーピングすることができる。更に、ソースおよびドレインは、意図的に非対称にする(例えばソースに比べてドレインのドーピングを低濃度にする)ことも可能である。これによって、ゲート−ドレイン静電容量が低減するので、デバイスの高速化を得ることができる。

ナノワイヤの直径が非常に小さいため、シリコン技術で実施される従来のドーピング技法が、ナノワイヤにおいてソースおよびドレインを形成する最良の方法でない場合があることに留意すべきである。また、適切な表面処理によって半導体にキャリアを誘導することによって、Siナノワイヤの端部にキャリアを多く含む領域を設けることができる(ドーピングによって達成されたものと同様)。

図38および図39は、本発明の別の実施形態を示し、高濃度にドーピングしたエピタキシャル半導体層90上にナノワイヤ26を成長させている。層90は、当技術分野において周知の技法を用いて、エピタキシャル・シリサイド層20上に堆積されている。ニッケル・シリサイド上のシリコン・エピタキシの例は、S.C.Wu等の「Epitaxy ofsilicon on nickel silicide」(Phys. Rev. B32、p.6956、1985年)に見ることができる。また、SALICIDE方法を参照して先に述べたように、領域16の上にシリサイド膜20(例えばNiSi2)を形成する際に、金属を反応させるのではなく、エピタキシャル成長によって形成することができる。シリサイド膜20のエピタキシは、高濃度にドーピングしたシリコン半導体膜90のエピタキシによって継続することができる。膜20および90を1ステップ・エピタキシで形成すると、2つの膜間にクリーンな界面が得られる。図38および図39の最終構造に至るプロセス・ステップは、膜90の上に触媒24を堆積した場合(図4または図21)、または膜90の上に堆積した膜70に形成した孔内に触媒24を堆積した場合と同じである。

極細ナノワイヤのドーピングに関して先に述べた全ての問題を考慮すると、層90を導入することの別の利点は、ナノワイヤ・ボディの外部にソース領域を提供可能なことである。このため、ナノワイヤの端部のドーピングは必要なくなる。また、ナノワイヤ26の上部とドレイン・コンタクト44との間に高濃度にドーピングした半導体層を導入することによって、外部ドレイン領域を追加可能である。

本発明について、その好適な実施形態を参照して具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく、形態および詳細において前述および他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は、記載し例示した正確な形態および詳細に限定されず、特許請求の範囲内に該当することが意図される。

ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために用いる基本的なマスクを示す図(上面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために用いる基本的なマスクを示す図(上面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために用いる基本的なマスクを示す図(上面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために用いる基本的なマスクを示す図(上面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために用いる基本的なマスクを示す図(上面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために用いる基本的なマスクを示す図(上面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するための基本的な処理ステップを示す図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第2の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第3の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第3の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第3の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第3の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第3の実施形態の図(断面図)である。 ナノワイヤ・チャネルを有する垂直型FETを製造するために本発明において用いられる基本的な処理ステップを示す第3の実施形態の図(断面図)である。 高濃度にドーピングしたエピタキシャル半導体層上にナノワイヤを成長させた、本発明の別の実施形態を示す図(断面図)である。 高濃度にドーピングしたエピタキシャル半導体層上にナノワイヤを成長させた、本発明の別の実施形態を示す図(断面図)である。

符号の説明

10 基板
20 シリサイド・コンタクト
24 触媒ドット
26 ナノワイヤ
30 ゲート誘電体
32 ゲート導体
34 絶縁体
38 シリサイド
40、42 バイアホール
44 ドレイン・コンタクト
46 ソース・コンタクト
48 ゲート・コンタクト
70 絶縁プラグ
90 エピタキシャル半導体層

Claims (16)

  1. 半導体構造であって、
    半導体基板の一部の内部位置する下部シリサイド・コンタクト層と、
    前記下部シリサイド・コンタクト層の上に前記半導体基板に対して垂直方向に位置する複数のナノワイヤであって、各前記ナノワイヤの下端部および上端部のそれぞれにソースおよびドレインが位置する、複数のナノワイヤと、
    複数の各前記ナノワイヤおよび前記下部シリサイド・コンタクト層の表面に、前記ナノワイヤの各々を囲むように堆積されたゲート誘電体と、
    前記ゲート誘電体の上に位置するゲート導体であって、複数の各前記ナノワイヤ間の間隔を埋めるように堆積され、その上端が該ナノワイヤの上端よりも下になるゲート導体と、
    前記ゲート導体の前記上端の上に位置するLTOプラグと、
    前記LTOプラグによって前記ゲート導体から離間された状態で前記ナノワイヤの上端に接続する上部ドレイン・コンタクトと、
    前記下部シリサイド・コンタクト層にバイアホールを介して接続する上部ソース・コンタクトと
    を含む、半導体構造。
  2. 前記複数のナノワイヤが、前記基板のものとは異なる少なくとも1つの材料を含む、請求項1に記載の半導体構造。
  3. 前記下部シリサイド・コンタクト層がエピタキシャルであり、前記基板の結晶方位と近似している、請求項1に記載の半導体構造。
  4. 前記半導体基板内に位置する前記下部シリサイド・コンタクトの下にドーパント領域を更に含む、請求項1に記載の半導体構造。
  5. 前記ナノワイヤが、実質的に同じ結晶方位を有する単結晶Siナノワイヤである、請求項1に記載の半導体構造。
  6. 前記下部シリサイド・コンタクト層が、Ni、Co、Ti、およびWから成る群から選択された少なくとも1つの金属を含む、請求項1に記載の半導体構造。
  7. 各ナノワイヤがシリサイドを含む先端部を含む、請求項1に記載の半導体構造。
  8. 前記ナノワイヤと前記下部シリサイド・コンタクト層との間に形成された高濃度にドーピングされたエピタキシャル半導体層を更に含む、請求項1に記載の半導体構造。
  9. 電界効果トランジスタ(FET)であって、
    下部エピタキシャル導電層と、
    前記下部エピタキシャル導電層の上に位置し、前記下部エピタキシャル導電層に対して垂直である複数の半導体ナノワイヤ・チャネルと、
    前記ナノワイヤ・チャネルを覆うように位置し、前記複数の半導体ナノワイヤ・チャネルに対して垂直である上部コンタクト層と、
    前記半導体ナノワイヤ・チャネルの各々を囲むゲート誘電体と、
    前記ゲート誘電体を囲むゲート導体であって、下部絶縁層によって前記下部エピタキシャル導電層から離間し、絶縁プラグによって前記上部コンタクト層から離間している、ゲート導体と、
    前記複数のナノワイヤ・チャネルの各端部に位置するソースおよびドレインと、
    を含む、電界効果トランジスタ。
  10. ナノワイヤ・チャネル間の間隔は、個々のナノワイヤ・チャネルの直径と実質的に同じである、請求項に記載の電界効果トランジスタ。
  11. 半導体構造を形成する方法であって、
    半導体基板の特定の領域の上または内部にシリサイド・コンタクト層を形成するステップと、
    前記シリサイド・コンタクト層の上に形成された複数の触媒ドットからナノワイヤを前記半導体基板に対して垂直に形成するステップと、
    前記ナノワイヤの上にゲート誘電体およびゲート導体を堆積するステップと、
    前記ナノワイヤを平坦化して前記ナノワイヤを同じ長さに揃えるステップと、
    前記ゲート導体をくぼませて前記くぼませたゲート導体の上に絶縁プラグを形成するステップと、
    前記ナノワイヤの各々の上面、前記シリサイド・コンタクト層、および前記ゲート導体に対するコンタクトを形成するステップと、
    を含む、方法。
  12. 前記シリサイド・コンタクト層の上に絶縁層を形成するステップと、前記絶縁層に開口をエッチングするステップと、前記開口に前記触媒ドットを形成するステップと、を更に含む、請求項11に記載の方法。
  13. 自己整合シリサイド化プロセスによって前記ナノワイヤの各々の先端においてシリサイド化を行うステップを更に含む、請求項11に記載の方法。
  14. 前記触媒が自己集合方法によって形成される、請求項11に記載の方法。
  15. 前記ナノワイヤが、触媒によって推進されるエピタキシによって形成される、請求項11に記載の方法。
  16. 半導体構造を形成する方法であって、
    半導体基板の特定の領域の上または内部にシリサイド・コンタクト層を形成するステップと、
    前記シリサイド・コンタクト層の上に形成された複数の触媒ドットからナノワイヤを前記半導体基板に対して垂直に形成するステップと、
    前記ナノワイヤの上にゲート誘電体および充填材料を堆積するステップと、
    前記ナノワイヤを平坦化して前記ナノワイヤを同じ長さに揃えるステップと、
    前記充填材料を除去して、以前に前記充填材料を含んでいた空間にくぼんだゲート導体を形成するステップと、
    前記くぼんだゲート導体の上に絶縁プラグを形成するステップと、
    前記ナノワイヤの各々の上面、前記シリサイド・コンタクト層、および前記ゲート導体に対するコンタクトを形成するステップと、
    を含む、方法。
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