CN101593799A - 表面黏着型发光二极管的制造方法及其结构 - Google Patents

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Abstract

本发明为一种表面黏着型发光二极管的制造方法及其结构,是以一种独特的金属支架构造做为基础,而运用于表面黏着型发光二极管及其线架;该金属支架具有一芯片承载部、若干排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间,以利碗状基座能以射出成型的手段填充于隔绝间距、定位空间内,并令芯片承载部与导电端子的底面裸露,以达到散热及薄型化的目的,并免除已知导电端子在产制过程中需进行弯折的制程,以提升产制效率及降低成本。

Description

表面黏着型发光二极管的制造方法及其结构
技术领域
本发明是关于表面黏着型电子零件的结构技术,尤指以独特金属支架构造做为基础的表面黏着型发光二极管及其线架结构。
背景技术
请参阅图1所示,是已知表面黏着型发光二极管的结构示意图一,其是由一金属支架10、一碗状基座20、一架设于金属支架10的芯片30、多条导线40、一封装体50所构成。
前述金属支架10包含一位于中央的芯片承载部11、多个排列于芯片承载部11两侧的导电端子12,芯片承载部11与两侧的导电端子12之间保持有隔绝间距13。
碗状基座20是射出成型于金属支架10上,以填入隔绝间距13中,且局部附着于芯片承载部11、导电端子12之上,令芯片承载部11与导电端子12的底面裸露,且于芯片承载部11及导电端子12的顶面形成一碗状容置空间;芯片30架设在芯片承载部11上,各导线40连接于芯片30与导电端子12间;封装体50填充于碗状基座20内而将芯片30与导线40封固。
碗状基座20是否能稳固的被定位在金属支架10上,为其中一项影响表面黏着型发光二极管产品优良率的重要因素;因此,为了使碗状基座20更稳固的定位于金属支架10,一般而言会在金属支架10上增加供碗状基座20固着面积,或是预留供碗状基座20射出成型时注入的定位结构,以使碗状基座20能相对于金属支架10进行包夹固定。
请参阅图2所示,为已知表面黏着型发光二极管的结构示意图二,其是以增加导电端子12厚度的方式,来使导电端子12与芯片承载部11顶面产生相对的厚度落差,以使碗状基座20与金属支架10之间的接触面积更为增加;此种技术手段仅能使得其间的定位效果略为增强。
请参阅图3及图4所示,为已知表面黏着型发光二极管的结构示意图三、四,其是以弯折导电端子12的方式,来使金属支架10能形成供碗状基座20射出成型时填入的定位空间14,以令碗状基座20能包夹于金属支架10的正反两面,而产生较强的固定的效果。
但,表面黏着型发光二极管是以贴合于电路板的方式来进行架设,因此芯片承载部11与导电端子12的底面必须位于同一基准面上,才能使表面黏着型发光二极管能平稳的架设于电路板上,且若芯片承载部11与导电端子12的底面产生过大的落差时,除了造成架设不平整的问题外,还会影响架设后的光照角度。
前述以弯折导电端子12来形成定位空间14的技术手段,除了会造成生产时必须增加弯折工序之外,必须采用较高精确度的加工手段,才能使得导电端子12底面能对齐至预期的基准面上,若于弯折工序时产生施工瑕疵,往往会直接影响表面黏着型发光二极管的产制优良率。
此外,将导电端子12弯折时,其弯折部位需要有足够的弯折长度,以防止金属弹性应力造成弯折后偏斜而影响精确度的情况,而这种设计上需要预留足够弯折长度的限制,也使得整体表面黏着型发光二极管的厚度无法朝向更薄的方向发展。
有鉴于此,本发明人以一种独特的金属支架构造做为基础,而运用于表面黏着发光二极管及其线架结构,以在免除弯折工序的前提下,能使碗状基座稳固的结合于金属支架上。
发明内容
本发明的目的在于提供一种表面黏着型发光二极管的制造方法及其结构,使表面黏着型发光二极管的碗状基座能稳固的与金属支架进行结合。
本发明的目的是这样实现的,一种表面黏着型发光二极管的制造方法,以于过程中产生独特的金属支架构造,并以该金属支架构造做为基础,而运用于表面黏着型发光二极管及其线架结构。
该制造方法包含下列步骤:
(A)金属钣片生成:预制一具有厚度的金属钣片(料带),并令金属钣片的底面形成多个平行排列并向上凹陷的凹沟。
(B)冲压金属支架:以冲压手段在金属钣片上冲出多个整齐排列的金属支架,令每一金属支架具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间;该芯片承载部上至少设置一个辅助定位部,该辅助定位部可为位于芯片承载部中央的一个贯穿孔或是设于位于芯片承载部周缘的定位沟。
(C)线架成型:以射出成型手段在每一金属支架上设置一碗状基座,而填充于隔绝间距、定位空间、辅助定位部内,并令芯片承载部与导电端子的底面裸露,且于芯片承载部及导电端子的顶面形成一碗状容置空间。
(D)固晶:将芯片设置于芯片承载部上。
(E)打线:将多条导线连接于芯片与导电端子间。
(F)封装:在碗状容置空间中注入封装体,以将前述芯片及导线封装,即可于金属钣片上形成多个整齐排列的表面黏着型发光二极管。
(G)切断:将表面黏着型发光二极管的周缘(金属支架外缘)自金属钣片上切断,即可获得表面黏着型发光二极管的完成品。
本发明的目的还可以这样实现,一种表面黏着型发光二极管的金属支架构造,该金属支架是以冲压方式整齐排列于一金属钣片上,每一金属支架具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间。
本发明的目的还可以这样实现,一种表面黏着型发光二极管的线架构造,是在金属钣片上冲设多个整齐排列的金属支架,每一金属支架上设置有一碗状基座,该金属支架具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间;该碗状基座射出成型于金属支架,而填充于隔绝间距、定位空间内,并令芯片承载部与导电端子的底面裸露,且于芯片承载部及导电端子的顶面形成一碗状容置空间。
本发明的目的还可以这样实现,一种表面黏着型发光二极管,该表面黏着型发光二极管包含:
一金属支架,具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间;
一碗状基座,射出成型于金属支架,而填充于隔绝间距、定位空间内,并令芯片承载部与导电端子的底面裸露,且于芯片承载部及导电端子的顶面形成一碗状容置空间;
一芯片,设置于芯片承载部上;
多条导线,连接于芯片与导电端子间;
一封装体,封固于碗状容置空间中而将前述芯片及导线封装。
由上所述,与现有技术相比,本发明可在金属支架的底面形成供碗状基座射出成型时注入的定位空间,而不需对导电端子进行弯折,而免除了对导电端子进行弯折的制造步骤,除了能有效降低产业成本外、同时也提升产制效率以及产品的优良率;此外,芯片承载部底面裸露可直接作为导热及散热用,可增加LED的使用寿命,而不需对导电端子进行弯折,更可以让整体表面黏着型发光二极管薄型化的设计不受到限制,以利产业发展。
附图说明
图1:已知表面黏着型发光二极管的结构示意图一。
图2:已知表面黏着型发光二极管的结构示意图二。
图3:已知表面黏着型发光二极管的结构示意图三。
图4:已知表面黏着型发光二极管的结构示意图四。
图5:本发明第一实施例表面黏着型发光二极管的制造方法示意图。
图6:本发明第一实施例的金属钣片剖视示意图。
图7:本发明第一实施例的金属支架平面示意图。
图8:本发明第一实施例的金属支架立体示意图。
图9:本发明第一实施例的金属支架剖视图。
图10:本发明第一实施例的线架示意图。
图11:本发明第一实施例的线架剖视图。
图12:本发明第一实施例表面黏着型发光二极管成品的仰视图。
图13:本发明第二实施例的线架示意图。
图14:本发明第二实施例的线架剖视图。
图15:本发明第二实施例表面黏着型发光二极管成品的仰视图。
附图标号:
100金属钣片
101凹沟
10金属支架
11芯片承载部
12导电端子
13隔绝间距
14定位空间
15辅助定位部
20碗状基座
30芯片
40导线
50封装体
60对位孔
具体实施方式
以下依据本发明的技术手段,列举适于本发明的实施方式,并配合附图说明如后:
图5是本发明第一实施例表面黏着型发光二极管的制造方法示意图,包含下列步骤:金属钣片生成a、冲压金属支架b、线架成型c、固晶d、打线e、封装f、以及切断g,以获得表面黏着型发光二极管的完成品。
请参阅图5及图6,其中图5是本发明第一实施例的金属钣片100剖视示意图,在制造表面黏着型发光二极管时,先进行金属钣片100生成a步骤,以预制一具有厚度的金属钣片100,并令金属钣片100的底面形成若干平行排列的凹沟101。
请参阅图5及图7、图8所示,其中图7及图8是本发明第一实施例的金属支架平面示意图、立体示意图,冲压金属支架步骤b是以冲压手段在金属钣片100上冲出多个整齐排列的金属支架10,以及若干位于金属板片100两侧的对位孔60,每一金属支架10具有一芯片承载部11、若干排列与芯片承载部11周缘保持有隔绝间距13的导电端子12;芯片承载部11与导电端子12的顶面位于相同的上基准面、底面位于相同的下基准面,芯片承载部11与导电端子12的底面相邻于隔绝间距13之处恰好与前述图6所示的凹沟101对应而呈现上凹的形态,以形成一位于金属支架10底面的定位空间14,而芯片承载部11上至少设置一个辅助定位部15。
请参阅图5、图9及图10所示,本实施例导电端子12排列于芯片承载部11两侧,且该辅助定位部15为一设于芯片承载部上的贯穿孔,其中,线架成型步骤c:是以射出成型手段在每一金属支架10上设置一碗状基座20,而填充于隔绝间距13、定位空间14、辅助定位部15内,并令芯片承载部11与导电端子12的底面裸露,且于芯片承载部11及导电端子12的顶面形成一碗状容置空间。
待线架成型步骤c完成后,即可将芯片设置于芯片承载部11上以完成打晶步骤d;之后再利用若干导线40连接于芯片30与导电端子12间,以完成打线步骤e,于打线步骤e完成后即可在碗状容置空间中注入封装体50,以将前述芯片30及导线40封装,即完成封装步骤f,以于金属钣片100上形成多个整齐排列的表面黏着型发光二极管,此时再进行切断步骤g,将表面黏着型发光二极管的周缘金属支架外缘自金属钣片100上切断,即可获得表面黏着型发光二极管的完成品。
如图11及图12所示,由上述制程完成后的表面黏着型发光二极管,其碗状基座20即可于金属支架10上产生良好的包夹定位效果,而不需对导电端子12进行弯折,除了能有效降低产业成本外、同时也提升产制效率以及产品的优良率,并且可轻易的令芯片承载部11及导电端子12的底面保持在相同的下基准面,有利于生产出厚度更薄、精确度更高的表面黏着型发光二极管;此外,芯片承载部11底面裸露可直接作为导热及散热用,可增加LED的使用寿命。
请参阅图13至图15所示,是本发明第二实施例的金属支架10立体示意图、表面黏着型发光二极管剖视图,第二实施例与第一实施例的制造方法相同,在结构第二实施例所示的芯片承载部11是位于金属支架10的一侧,导电端子12排列于芯片承载部11一侧,而辅助定位部15为若干设于芯片承载部11周缘的定位沟,以使本发明能被运用于不同规格的表面黏着型发光二极管上。
由上述第一及第二实施例的说明可知,本发明主要的技术手段是在金属支架10的底面形成供碗状基座20射出成型时注入的定位空间14,以在不需对导电端子12进行弯折的前提下,来制造表面黏着型发光二极管,以免除对导电端子12进行弯折的制造步骤,除了能有效降低产业成本外、同时也提升产制效率以及产品的优良率。
虽然本发明已以具体实施例揭示,但其并非用以限定本发明,任何本领域的技术人员,在不脱离本发明的构思和范围的前提下所作出的等同组件的置换,或依本发明专利保护范围所作的等同变化与修饰,皆应仍属本专利涵盖之范畴。

Claims (7)

1.一种表面黏着型发光二极管的制造方法,该制造方法包含下列步骤:
金属钣片生成:预制一具有厚度的金属钣片,并令金属钣片的底面形成多个平行排列的凹沟;
冲压金属支架:以冲压手段在金属钣片上冲出多个整齐排列的金属支架,令每一金属支架具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间;
线架成型:以射出成型手段在每一金属支架上设置一碗状基座,而填充于隔绝间距、定位空间内,并令芯片承载部与导电端子的底面裸露,且于芯片承载部及导电端子的顶面形成一碗状容置空间;
固晶:将芯片设置于芯片承载部上;
打线:将多条导线连接于芯片与导电端子间;
封装:在碗状容置空间中注入封装体,以将前述芯片及导线封装,即可于金属钣片上形成多个整齐排列的表面黏着型发光二极管;
切断:将表面黏着型发光二极管的周缘自金属钣片上切断,即可获得表面黏着型发光二极管的完成品。
2.一种表面黏着型发光二极管的金属支架构造,其特征在于:该金属支架是以冲压方式整齐排列于一金属钣片上,每一金属支架具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间。
3.一种表面黏着型发光二极管的线架构造,是在金属钣片上冲设多个整齐排列的金属支架,每一金属支架上设置有一碗状基座,其特征在于:该金属支架具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间;该碗状基座射出成型于金属支架,而填充于隔绝间距、定位空间内,并令芯片承载部与导电端子的底面裸露,且于芯片承载部及导电端子的顶面形成一碗状容置空间。
4.一种表面黏着型发光二极管,其特征在于该表面黏着型发光二极管包含:
一金属支架,具有一芯片承载部、多个排列与芯片承载部周缘保持有隔绝间距的导电端子;芯片承载部与导电端子的顶面位于相同的上基准面、底面位于相同的下基准面,导电端子的底面相邻于隔绝间距之处呈现上凹的形态,以形成一位于金属支架底面的定位空间;
一碗状基座,射出成型于金属支架,而填充于隔绝间距、定位空间内,并令芯片承载部与导电端子的底面裸露,且于芯片承载部及导电端子的顶面形成一碗状容置空间;
一芯片,设置于芯片承载部上;
多条导线,连接于芯片与导电端子间;
一封装体,封固于碗状容置空间中而将前述芯片及导线封装。
5.如权利要求1至4任一项所述的表面黏着型发光二极管的金属支架,其特征在于:芯片承载部位于金属支架中央,导电端子排列于芯片承载部两侧。
6.如权利要求1至4任一项所述的表面黏着型发光二极管的金属支架,其特征在于:芯片承载部位于金属支架一侧,导电端子排列于芯片承载部一侧。
7.如权利要求1至4任一项所述的表面黏着型发光二极管的金属支架,其特征在于:芯片承载部设置一个供射出成型时填充的辅助定位部。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214769A (zh) * 2010-04-12 2011-10-12 富士迈半导体精密工业(上海)有限公司 固态发光元件及具有该固态发光元件的光源模组
CN102130269B (zh) * 2010-01-19 2013-03-27 富士迈半导体精密工业(上海)有限公司 固态发光元件及光源模组
CN104658925A (zh) * 2015-03-02 2015-05-27 山东盛品电子技术有限公司 一种封装管壳产品在切单后避免型腔清洗的方法
CN107395932A (zh) * 2017-08-17 2017-11-24 苏州昀钐精密冲压有限公司 摄像头模组芯片封装底座

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130269B (zh) * 2010-01-19 2013-03-27 富士迈半导体精密工业(上海)有限公司 固态发光元件及光源模组
CN102214769A (zh) * 2010-04-12 2011-10-12 富士迈半导体精密工业(上海)有限公司 固态发光元件及具有该固态发光元件的光源模组
CN102214769B (zh) * 2010-04-12 2013-09-11 富士迈半导体精密工业(上海)有限公司 固态发光元件及具有该固态发光元件的光源模组
CN104658925A (zh) * 2015-03-02 2015-05-27 山东盛品电子技术有限公司 一种封装管壳产品在切单后避免型腔清洗的方法
CN104658925B (zh) * 2015-03-02 2017-04-19 山东盛品电子技术有限公司 一种封装管壳产品在切单后避免型腔清洗的方法
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