CN101593556A - 对非易失性存储器件进行编程的方法 - Google Patents

对非易失性存储器件进行编程的方法 Download PDF

Info

Publication number
CN101593556A
CN101593556A CNA2008101312255A CN200810131225A CN101593556A CN 101593556 A CN101593556 A CN 101593556A CN A2008101312255 A CNA2008101312255 A CN A2008101312255A CN 200810131225 A CN200810131225 A CN 200810131225A CN 101593556 A CN101593556 A CN 101593556A
Authority
CN
China
Prior art keywords
data
page
memory cell
cell block
page buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101312255A
Other languages
English (en)
Other versions
CN101593556B (zh
Inventor
朴成济
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101593556A publication Critical patent/CN101593556A/zh
Application granted granted Critical
Publication of CN101593556B publication Critical patent/CN101593556B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本发明涉及对非易失性存储器件进行编程的方法。根据本发明一个方面的一种对非易失性存储器件进行编程的方法包括：输入n个页面数据；在多个存储单元块的每个页面缓冲器单元中存储单个页面数据；对第一存储单元块的页面缓冲器单元中存储的第一页面数据编程；将第二存储单元块的页面缓冲器单元中存储的第二页面数据传送到第一存储单元块的页面缓冲器单元；以及将传送的第二页面数据编程到第一存储单元块中。

Description

对非易失性存储器件进行编程的方法
相关申请的交叉引用
本申请要求2008年5月26日递交的韩国专利申请第10-2008-0048620号的优先权，其整体内容通过引用结合于此。
技术领域
本发明涉及对非易失性存储器件进行编程的方法。
背景技术
近来，对于可以电编程和擦除而无需定期刷新的非易失性存储器件的需求与日俱增。
非易失性存储器件是这样的器件，其能够实现电编程/擦除操作，并且在向薄氧化物层施加的强电场移动电子时，通过改变单元的阈值电压来执行编程和擦除操作。
非易失性存储器件典型地包括：存储单元阵列，其中以矩阵的形式排列用于存储数据的单元；以及页面缓冲器，用于将存储内容写入到存储单元阵列的特定单元中或者读取特定单元中存储的存储内容。页面缓冲器包括：位线对，其耦合到特定存储单元；以及寄存器，用于临时存储要被写入到存储单元阵列中的数据，或者用于从存储单元阵列的特定单元读取数据并且临时存储所读数据。它还包括：感测节点，用于感测特定位线或者特定寄存器的电压电平；以及位线选择单元，用于控制特定位线和感测节点是否已被耦合。
根据这种非易失性存储器件的编程操作，通过数据输入/输出(I/O)单元从非易失性存储器件外部输入数据。在控制器的控制之下，输入的数据临时存储在输入缓冲器中，并且被传送到每个存储单元并在其中被编程。同时，在非易失性存储器件高度集成的情况下，需要一次编程/读取的页面的尺寸增加。由于需要在输入缓冲器中存储的数据增加，所以应当相应地增加输入缓冲器的尺寸。
发明内容
本发明涉及对非易失性存储器件进行编程的方法，该方法通过在不执行编程操作的存储单元块的页面缓冲器中存储外部输入数据，可以增加编程操作中页面的尺寸而无需添加另外的输入缓冲器。
根据本发明的一个方面，提供了一种对非易失性存储器件进行编程的方法，该方法包括：输入n个页面数据；在多个存储单元块的每个页面缓冲器单元中存储单个页面数据；对第一存储单元块的页面缓冲器单元中存储的第一页面数据编程；将第二存储单元块的页面缓冲器单元中存储的第二页面数据传送到第一存储单元块的页面缓冲器单元；以及将传送的第二页面数据编程到第一存储单元块中。
根据本发明的另一个方面，提供了一种对非易失性存储器件进行编程的方法，该方法包括：输入n个页面数据；在第一存储单元块的页面缓冲器单元中存储第一页面数据；将第一页面数据编程到第一存储单元块中；在第二存储单元块的页面缓冲器单元中存储第二页面数据；在完成第一页面数据的编程操作之后，将第二页面数据传送到第一存储单元块的页面缓冲器单元；以及将传送的第二页面数据编程到第一存储单元块。
根据本发明的又一个方面，提供了一种对非易失性存储器件进行编程的方法，该方法包括：输入n个页面数据；在多个存储单元块的页面缓冲器单元中分别存储m个页面数据；对第一存储单元块的页面缓冲器单元中存储的第一组页面数据编程；将第二存储单元块的页面缓冲器单元中存储的第二组页面数据传送到第一存储单元块的页面缓冲器单元；以及将传送的第二组页面数据编程到第一存储单元块中。
根据本发明的又一个方面，提供了一种对非易失性存储器件进行编程的方法，该方法包括：输入n个页面数据；在第一存储单元块的页面缓冲器单元中存储第一组页面数据；将第一组页面数据编程到第一存储单元块中；将第二存储单元块的页面缓冲器单元中存储的第二组页面数据传送到第一存储单元块的页面缓冲器单元中；以及将传送的第二组页面数据编程到第一存储单元块中。
根据本发明的又一个方面，提供了一种对非易失性存储器件进行编程的方法，该方法包括：在多个存储单元块的各个页面缓冲器单元中，分布和存储将要被编程到第一存储单元块的页面缓冲器单元中的多个页面数据；以及将存储的页面数据依次编程到第一存储单元块中。
附图说明
图1是根据本发明实施例的非易失性存储器件的框图；
图2是应用于本发明的页面缓冲器单元的框图；
图3是示出了在3位多级单元编程操作中使用的页面缓冲器的电路图；
图4是图示了根据本发明实施例的对非易失性存储器件进行编程的方法的流程图；以及
图5是图示了根据本发明另一实施例的对非易失性存储器件进行编程的方法的流程图。
具体实施方式
将参照附图描述根据本发明的特定实施例。然而，本发明不限于公开的实施例，而是可以用各种方式来实施。提供实施例是为了使本发明的公开完整，并且允许本领域普通技术人员理解本发明的范围。本发明由权利要求的范畴来限定。
图1是根据本发明实施例的非易失性存储器件的框图。非易失性存储器件100包括：控制器110，用于控制各种编程/擦除/读取操作；数据I/O单元120，用于接收外部输入数据或者输出来自存储单元的输出数据；以及多个存储单元块130、140和150，在其中输入数据被编程。
典型地，非易失性存储器件包括输入缓冲器，用于临时存储从数据I/O单元120接收的输入数据。然而在本实施例中，输入缓冲器被去除，并且每个存储单元块中包括的页面缓冲器充当输入缓冲器。
控制器110控制通过数据I/O单元120接收的输入数据，该输入数据将要存储在每个包括在各个存储单元块中的页面缓冲器单元132、142和152中。每个页面缓冲器单元可以存储与一个页面对应的数据。因此，当有许多外部输入数据时，在不执行编程操作的存储单元块的页面缓冲器中临时存储输入数据。
进一步，控制器110控制第二存储单元块的页面缓冲器中存储的数据，该数据要被传送到第一存储单元块的页面缓冲器，然后被编程到第一存储单元块中。在控制器110的控制之下，数据I/O单元120将外部输入数据传送到每个存储单元块的页面缓冲器。
多个存储单元块130、140和150每个包括在编程期间独立驱动的页面缓冲器单元(即每个页面缓冲器单元可以将数据传送到任何其它页面缓冲器单元)。本领域技术人员熟悉相对于一个平面(plane)中包括的页面缓冲器单元而言独立地控制另一个平面中包括的页面缓冲器单元的技术。因此，当在非易失性存储芯片中包括多个平面时，每个平面可以变成存储单元块。
根据本发明的另一个实施例，存储单元块130、140和150可以是作为模块来提供的非易失性存储芯片。近来，已经引入具有多个存储芯片的非易失性存储器件，以在每个芯片中存储从耦合到非易失性存储器件的外部主机接收的数据。由于每个存储芯片也包括独立驱动的页面缓冲器单元，所以存储芯片可以变成存储单元块。在这样的存储器件中，输入数据临时存储于在该编程循环未驱动/编程的非易失性存储芯片的页面缓冲器中。
存储单元块中包括的每个页面缓冲器单元132、142和152包括每个具有一个或者更多个寄存器的多个页面缓冲器。具有两个或者更多寄存器的页面缓冲器包括能够在寄存器之间传输数据的数据传输单元。同时，执行多级单元编程的非易失性存储器件需要数目不同的寄存器。例如，执行2位多级单元编程的非易失性存储器件可以包括具有三个寄存器的页面缓冲器。执行3位多级单元编程的非易失性存储器件可以包括具有五个寄存器的页面缓冲器。
图2是应用于本发明的页面缓冲器单元的框图。每个页面缓冲器单元132、142和152包括多个页面缓冲器。每个页面缓冲器包括两个寄存器、页面缓冲器数据I/O单元和数据传输单元。每个页面缓冲器耦合到位线选择单元，该位线选择单元用于根据给定的控制，有选择地将偶位线BLe或者奇位线BLo连接到页面缓冲器。
根据实施例，每个页面缓冲器可以包括一个或者更多个寄存器，例如3个或者5个寄存器。然而，当一个页面缓冲器包括多个寄存器时，还包括用于在页面缓冲器中的寄存器之间传送数据的数据传输单元217、227和237。页面缓冲器数据I/O单元215、225和235一般耦合到多个寄存器中的任何一个。数据输入到对应寄存器或者从对应寄存器输出。因此，为了在多个寄存器中存储不同数据，外部数据被输入到第一寄存器，并且第一寄存器中存储的数据通过数据传输单元传送到第二寄存器，然后存储在第二寄存器中。下一步，与第二寄存器中存储的数据独立的数据可以通过页面缓冲器数据I/O单元被施加到第一寄存器。
通过这种构造，当每个页面缓冲器包括n个寄存器时，单个页面缓冲器单元可以存储n个页面。例如，如果每个页面缓冲器具有两个寄存器(或者第一寄存器211和第二寄存器213)，则页面缓冲器单元可以存储两个页面数据。与第一页面对应的数据可以存储在第一寄存器中，而与第二页面对应的数据可以存储在第二寄存器中。
图3是示出了在3位多级单元编程操作中使用的页面缓冲器的电路图。
页面缓冲器300包括五个寄存器310、320、330、340和350、数据传输单元360以及页面缓冲器数据I/O单元370。这种页面缓冲器具有与普通页面缓冲器的构造相似的构造。页面缓冲器300在本实施例中具有五个寄存器。在如上所述包括五个寄存器的页面缓冲器的情况下，可以使用页面缓冲器数据I/O单元370和数据传输单元360存储五个不同数据位。因此，包括上述页面缓冲器的页面缓冲器单元可以存储五个页面。
图4是图示了根据本发明实施例的对非易失性存储器件进行编程的方法的流程图。
首先，通过数据I/O单元120输入外部输入数据(步骤410)。
输入数据依次存储在与多个存储单元块关联的页面缓冲器单元中。输入数据存储在页面缓冲器单元中而无需通过输入缓冲器来传递。每个存储单元块包括在编程期间独立驱动的页面缓冲器单元。在本实施例中一次对一个存储单元块编程。当在给定循环要对特定存储单元块编程时，不对其余存储单元块编程。
在步骤420，在将要编程的第一存储单元块的页面缓冲器单元中存储第一页面数据。其余输入数据(假设仅有一个更多页面数据)存储在将不与第一存储单元块一起编程的存储单元块的页面缓冲器单元中，例如存储在第二存储单元块的页面缓冲器单元中(步骤430)。
在输入数据存储在第二存储单元块的页面缓冲器单元中的同时，第一存储单元块的页面缓冲器单元中存储的第一页面数据被编程到与之关联的存储单元中(步骤440)。
在一个实施例中，只有在所有输入数据都存储在存储单元块的页面缓冲器单元中之后才执行编程操作。
在已经完成对第一页面数据的编程操作之后，第二存储单元块的页面缓冲器中存储的第二页面数据被传送到第一存储单元块的页面缓冲器单元(步骤450)。第二页面数据被编程到第一存储单元块中(步骤460)。
如上所述，因为将要存储在特定存储单元块中的数据被存储在未被使用的存储单元块的页面缓冲器中，所以即使没有附加输入缓冲器也可以执行编程操作。
图5是图示了根据本发明另一个实施例的对非易失性存储器件进行编程的方法的流程图。
首先，通过数据I/O单元120输入n个页面数据(步骤510)。n个页面数据一起包括与从外部源如用户接收的编程指令关联的数据。每个存储单元块的页面缓冲器单元可以包括具有m个寄存器的页面缓冲器。每个页面缓冲器单元因此可以存储m个页面数据。当n小于m时，无需使用另一个存储单元块的页面缓冲器单元即可完成编程操作。然而，当n大于m时，其余页面数据可以存储在另一个存储单元块的页面缓冲器单元中，并且可以快速执行编程操作。
换言之，m个页面数据存储在第一存储单元块的页面缓冲器单元中(步骤520)。其余数据存储于在对第一存储单元块编程时将不被编程的第二存储单元块的页面缓冲器单元中(步骤530)。如果输入数据剩余，则这些数据存储在第三存储单元块的页面缓冲器中，等等。
在步骤540，对第一存储单元块的页面缓冲器单元中存储的输入数据编程。步骤540在本实施例中与步骤530并行发生。
例如，在图2中所示的具有双寄存器结构的页面缓冲器的情况下，第一页面数据存储在第一寄存器中，然后通过寄存器之间的传输而存储在第二寄存器中。下一步，第二页面数据存储在第一寄存器中。第二寄存器中存储的第一页面数据被施加到感测节点并被编程到存储单元中。在完成编程操作之后，第一寄存器中存储的第二页面数据被施加到感测节点并被编程到另一个存储单元中。
在另一个实施例中，可以在所有输入数据都已经存储在页面缓冲器单元中之后执行编程操作。
在已经完成对第一至第m页面数据的编程操作之后，第二存储单元块的页面缓冲器中存储的m个页面数据被传送到第一存储单元块的页面缓冲器单元(步骤550)。m个页面数据被编程到第一存储单元块中(步骤560)。
重复步骤550和560直至完成编程操作。如上所述，因为将要存储在特定存储单元块中的数据被存储在其它存储单元块的页面缓冲器中，所以无需使用输入缓冲器即可执行编程操作。
根据本发明的上述配置，外部输入数据可以临时存储在不执行编程操作的存储单元块的页面缓冲器中。因此，即使无附加输入缓冲器仍可执行编程操作。因而，由于可以从非易失性存储器件去除输入缓冲器，所以可以减少非易失性存储器件的尺寸。
已经提出在此公开的实施例以允许本领域技术人员容易地实施本发明，并且本领域技术人员可以通过这些实施例的组合来实施本发明。因此，本发明的范围不限于上述实施例，而应当理解为仅由所附权利要求及其等效来限定。

Claims (15)

1.一种对非易失性存储器件进行编程的方法，所述方法包括：
输入n个页面数据；
在多个存储单元块的每个页面缓冲器单元中存储页面数据；
将第一存储单元块的第一页面缓冲器单元中存储的第一页面数据编程到与所述第一存储单元块关联的单元中；
将第二存储单元块的第二页面缓冲器单元中存储的第二页面数据传送到所述第一存储单元块的第一页面缓冲器单元；以及
将传送的所述第二页面数据编程到与所述第一存储单元块关联的单元中。
2.根据权利要求1所述的方法，还包括：
将第k存储单元块的第k页面缓冲器单元中存储的第k页面数据传送到所述第一存储单元块的第一页面缓冲器单元；
将传送的所述第k页面数据编程到与所述第一存储单元块关联的单元；以及
重复所述传送和编程步骤直至所述n个页面数据被全部编程。
3.一种对非易失性存储器件进行编程的方法，所述方法包括：
接收n个页面数据；
在第一存储单元块的第一页面缓冲器单元中存储第一页面数据；
将所述第一页面数据编程到所述第一存储单元块的第一单元中；
在第二存储单元块的第二页面缓冲器单元中存储第二页面数据；
在对所述第一页面数据编程之后，将所述第二页面数据传送到所述第一存储单元块的第一页面缓冲器单元；以及
将传送的所述第二页面数据编程到所述第一存储单元块的第二单元。
4.根据权利要求3所述的方法，还包括：
在第k存储单元块的第k页面缓冲器单元中存储第k页面数据；
将存储的所述第k页面数据传送到所述第一存储单元块的第一页面缓冲器单元；
将传送的所述第k页面数据编程到所述第一存储单元块的第k单元中；以及
重复传送存储的所述第k页面数据和对传送的所述第k页面数据编程的步骤直至所述n个页面数据被全部编程。
5.一种对非易失性存储器件进行编程的方法，所述方法包括：
接收n个页面数据；
在多个存储单元块的页面缓冲器单元中存储m个页面数据，每个存储单元块包括一个页面缓冲器单元，每个页面缓冲器单元被配置用以存储一个或者更多个页面数据；
将第一存储单元块的第一页面缓冲器单元中存储的第一组数据编程到所述第一存储单元块的第一单元中，所述第一组数据包括一个或者更多个页面数据；
将第二存储单元块的第二页面缓冲器单元中存储的第二组数据传送到所述第一存储单元块的第一页面缓冲器单元，所述第二组数据包括一个或者更多个页面数据；以及
将传送的所述第二组数据编程到所述第一存储单元块的第二单元中。
6.根据权利要求5所述的方法，其中所述m个页面数据依次存储在包括具有m个寄存器的页面缓冲器的每个存储单元块上。
7.根据权利要求5所述的方法，还包括：
将第k存储单元块的页面缓冲器单元中存储的第k组数据传送到第一存储单元块的第一页面缓冲器单元，所述第k组数据包括一个或者更多个页面数据；
将传送的所述第k组数据编程到所述第一存储单元块的第k单元中；以及
重复传送存储的所述第k组数据和对传送的所述第k组数据编程的步骤直至所述n个页面数据被全部编程。
8.一种对非易失性存储器件进行编程的方法，所述方法包括：
接收n个页面数据；
在第一存储单元块的第一页面缓冲器单元中存储第一组数据，所述第一组数据包括一个或者更多个页面数据；
将所述第一组数据编程到所述第一存储单元块的第一单元中；
将第二存储单元块的第二页面缓冲器单元中存储的第二组数据传送到所述第一存储单元块的第一页面缓冲器单元中，所述第二组数据包括一个或者更多个页面数据；以及
将传送的所述第二组数据编程到所述第一存储单元块的第二单元中。
9.根据权利要求8所述的方法，其中所述第一组数据包括m个页面数据，其中所述第一页面缓冲器单元具有多个页面缓冲器，每个页面缓冲器具有m个寄存器。
10.根据权利要求8所述的方法，还包括：
在第k存储单元块的第k页面缓冲器单元中存储第k组数据，所述第k组数据包括一个或者更多个页面数据；
将所述第k组数据传送到所述第一存储单元块的第一页面缓冲器单元；
将传送的所述第k组数据编程到所述第一存储单元块的第k单元中；以及
重复传送存储的所述第k组数据和对传送的所述第k组数据编程的步骤直至所述n个页面数据被全部编程。
11.一种对非易失性存储器件进行编程的方法，所述方法包括：
接收包括多个页面数据的输入数据；
分别在第一和第二存储单元块的第一和第二页面缓冲器单元中存储所述多个页面数据，所述第一页面缓冲器单元存储包括一个或者更多个页面数据的第一组数据，所述第二页面缓冲器单元存储包括一个或者更多个页面数据的第二组数据；
将所述第一组数据编程到所述第一存储单元块的第一单元中；以及
将所述第二组数据编程到所述第一存储单元块的第二单元中。
12.根据权利要求11所述的方法，其中存储所述多个页面数据包括在每个存储单元块的页面缓冲器单元中存储单个页面数据。
13.根据权利要求11所述的方法，其中存储所述多个页面数据包括在每个页面缓冲器单元中存储m个页面数据，所述每个页面缓冲器单元包括具有m个寄存器的页面缓冲器。
14.根据权利要求11所述的方法，还包括：
将第二存储单元块的第二页面缓冲器单元中存储的所述第二组数据传送到所述第一存储单元块的第一页面缓冲器单元，使得所述第二组数据可以编程到所述第一存储单元块的第二单元中。
15.根据权利要求14所述的方法，其中对第n组数据编程包括：
将第n存储单元块的第n页面缓冲器中存储的所述第n组数据传送到所述第一存储单元块的第一页面缓冲器单元；以及
将传送的所述第n组数据编程到所述第一存储单元块的第n单元中。
CN2008101312255A 2008-05-26 2008-08-01 对非易失性存储器件进行编程的方法 Expired - Fee Related CN101593556B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020080048620 2008-05-26
KR10-2008-0048620 2008-05-26
KR1020080048620A KR100953044B1 (ko) 2008-05-26 2008-05-26 불휘발성 메모리 장치의 프로그램 방법

Publications (2)

Publication Number Publication Date
CN101593556A true CN101593556A (zh) 2009-12-02
CN101593556B CN101593556B (zh) 2012-10-03

Family

ID=41342916

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101312255A Expired - Fee Related CN101593556B (zh) 2008-05-26 2008-08-01 对非易失性存储器件进行编程的方法

Country Status (3)

Country Link
US (1) US20090292860A1 (zh)
KR (1) KR100953044B1 (zh)
CN (1) CN101593556B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4498426B2 (ja) * 2008-03-01 2010-07-07 株式会社東芝 メモリシステム
KR102606468B1 (ko) * 2015-11-26 2023-11-29 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치에 데이터를 프로그램 하는 프로그램 방법
KR102470606B1 (ko) * 2015-11-26 2022-11-28 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
US9891864B2 (en) * 2016-01-19 2018-02-13 Micron Technology, Inc. Non-volatile memory module architecture to support memory error correction
US11790994B2 (en) * 2021-09-22 2023-10-17 Western Digital Technologies, Inc. Non-volatile memory with reverse state program

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10228765A (ja) * 1996-10-31 1998-08-25 Sony Corp 半導体記憶装置
AU1729100A (en) * 1998-11-17 2000-06-05 Lexar Media, Inc. Method and apparatus for memory control circuit
JP2004086991A (ja) * 2002-08-27 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
KR100516301B1 (ko) * 2003-03-05 2005-09-21 주식회사 하이닉스반도체 플래시 메모리의 뱅크 분할 장치
DE602004010239T2 (de) * 2004-05-20 2008-09-25 Stmicroelectronics S.R.L., Agrate Brianza Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
US7409473B2 (en) * 2004-12-21 2008-08-05 Sandisk Corporation Off-chip data relocation
KR100713984B1 (ko) * 2005-09-15 2007-05-04 주식회사 하이닉스반도체 멀티-플레인 구조를 갖는 비휘발성 메모리 장치의 프로그램방법
JP2007115099A (ja) * 2005-10-21 2007-05-10 Toshiba Corp メモリシステム、及び記録メディア
KR101178122B1 (ko) * 2006-02-22 2012-08-29 삼성전자주식회사 플래시 메모리 장치, 플래시 메모리 장치를 소거하는 방법,그리고 그 장치를 포함한 메모리 시스템
KR100908518B1 (ko) * 2006-09-29 2009-07-20 주식회사 하이닉스반도체 멀티 레벨 셀의 프로그램 방법
KR100830580B1 (ko) * 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
KR100875035B1 (ko) * 2006-10-31 2008-12-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 멀티 레벨 셀 카피백 프로그램방법
US8046527B2 (en) * 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices

Also Published As

Publication number Publication date
KR20090122683A (ko) 2009-12-01
KR100953044B1 (ko) 2010-04-14
CN101593556B (zh) 2012-10-03
US20090292860A1 (en) 2009-11-26

Similar Documents

Publication Publication Date Title
CN101595528B (zh) 存储器装置架构和操作
KR100843280B1 (ko) 메모리 시스템 및 그것의 데이터 전송 방법
US7808825B2 (en) Non-volatile memory device and method of programming the same
CN101349963B (zh) 固态盘控制器及其数据处理方法
US7356646B2 (en) Memory card using NAND flash memory and its operating method
CN102999452A (zh) 存储器设备
CN104160448A (zh) 多芯片封装与非闪存存储器系统中的器件选择方案
US7979625B2 (en) SPI bank addressing scheme for memory densities above 128Mb
KR102180595B1 (ko) 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 시스템
CN101593556B (zh) 对非易失性存储器件进行编程的方法
KR20080073544A (ko) 메모리 카드 및 그것을 포함한 메모리 시스템
JPWO2009013879A1 (ja) メモリーコントローラ、及びこれを用いた不揮発性記憶装置
US20170147235A1 (en) Memory system controlling interleaving write to memory chips
CN101145395A (zh) 闪速存储器装置及其编程方法
US20120117305A1 (en) Method Of Storing Blocks Of Data In A Plurality Of Memory Devices For High Speed Sequential Read, A Memory Controller And A Memory System
EP2696348A2 (en) Method for recording data, memory, and system for recording memory
KR100761374B1 (ko) 플래시 메모리 제어 방법 및 장치
US20090290433A1 (en) Method of inputting address in nonvolatile memory device and method of operating the nonvolatile memory device
CN103608867B (zh) 非易失性存储元件、电子控制系统、以及操作该非易失性存储元件的方法
TWI672706B (zh) 記憶體儲存裝置及其操作方法
KR20110001587A (ko) 불휘발성 메모리 장치 및 이를 이용한 동작 방법
US7991945B2 (en) Semiconductor memory device and semiconductor device
US7701766B2 (en) Non-volatile memory device and method of programming in the same
KR102242957B1 (ko) 고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스
KR101081879B1 (ko) 불휘발성 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121003

Termination date: 20140801

EXPY Termination of patent right or utility model