CN101587843B - 电路基板的制造方法 - Google Patents

电路基板的制造方法 Download PDF

Info

Publication number
CN101587843B
CN101587843B CN2009101338372A CN200910133837A CN101587843B CN 101587843 B CN101587843 B CN 101587843B CN 2009101338372 A CN2009101338372 A CN 2009101338372A CN 200910133837 A CN200910133837 A CN 200910133837A CN 101587843 B CN101587843 B CN 101587843B
Authority
CN
China
Prior art keywords
circuit
hole
substrate
circuit element
circuit substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2009101338372A
Other languages
English (en)
Other versions
CN101587843A (zh
Inventor
成田悟郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ELEMENT ELECTRONICS KK
Original Assignee
ELEMENT ELECTRONICS KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ELEMENT ELECTRONICS KK filed Critical ELEMENT ELECTRONICS KK
Publication of CN101587843A publication Critical patent/CN101587843A/zh
Application granted granted Critical
Publication of CN101587843B publication Critical patent/CN101587843B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Examining Or Testing Airtightness (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

一种电路基板的制造方法。由于现有的电路基板制造方法不能全部发现电路基板上针孔等微细的缺陷,所以在用保护树脂覆盖电路元件和接合线的工序中由于从缺陷流入的保护树脂层而产生不合格。本发明的制造方法在电路基板(1)配列多个电路元件放置区域(15),在该电路元件放置区域的周边形成多个通孔电极(16),把所述通孔电极的至少一端由抗蚀剂覆盖,对所述电路基板加压并测定压力变化,检测所述抗蚀剂层有无与所述通孔电极相连的针孔等的缺陷,向没有所述缺陷的所述电路基板组装所述电路元件,附着把所述电路元件覆盖的保护树脂层,而实现防止所述保护树脂从所述抗蚀剂层(14)向所述通孔电极流入。

Description

电路基板的制造方法
技术领域
本发明涉及电路基板的制造方法,特别是涉及下面电路基板的制造方法:电路基板设置有多个电路元件放置区域,在各电路元件放置区域的周围形成多个通孔电极,把通孔电极的一端由抗蚀剂层覆盖,对电路基板加压并测定压力变化,在检查与通孔电极相连的抗蚀剂层有无针孔等之后向电路基板附着保护树脂层。
背景技术
最近,作为电路基板的制造方法,把多个半导体元件等电路元件贴紧装配并利用保护树脂一起模制之后进行划线分割的节省材料的制造方法成为主流。
作为该电路基板的检查方法一般是目视检查,主要是进行:通过放大镜一边观察基板图形的形状一边检测基板上针孔、毛刺等缺陷的方法、把基板整体对准光源来通过有无从毛刺、针孔等缺陷部分漏出的光而检查缺陷的方法。
还有一边与预先登录的合格品图形进行对照一边检查有无缺陷的光学检查方法。
专利文献1公开了异物和缺陷的检查装置:向基板上照射光来检查该基板上的异物、缺陷(针孔)等。异物和缺陷检查装置包括:向基板照射倾斜了光轴的射入光的光源、把来自基板的反射光进行聚光的物镜、配置在与基板面的反射点处于光学共轭位置的针孔、检测通过该针孔的反射光的光学检测元件、相对基板的法线而向光轴倾斜的方向即X轴方向移动基板或者扫描射入光的机构。使来自光源的射入光一边向X轴方向移动一边照射基板,由光学检测元件来检测被基板上存在的异物或缺陷反射的反射光,以进行异物或缺陷的检查。
专利文献1:特开2005-300395号公报
但现有电路基板制造方法中的电路基板检查方法,由于是眼看的人为检查,所以产生漏检。由于检查对象的微细化和复杂化而使作业时间增加,有作业效率低下的问题点。
光学图形检查方法能够消除上述问题点,但需要预先登录合格品的图形,随着检查对象种类的增加而有增加事前处理时间的问题点。
异物和缺陷检查装置由于是一边向基板上照射一边移动并检测和辨认被异物或缺陷反射的反射光,所以在不反射光的微小针孔的情况下则有不能检测出反射光的问题点。
由于电路基板的缺陷没被可靠地检测出,在组装了电路元件并浇注封装了保护树脂层时,保护树脂会向电路装置的反面电极侧流入并附着在反面电极上,不能进行接合而出现接续不良。
特别是随着电路元件的微细化而向电路基板安装的元件数飞速增加,希望有与检查对象的电路基板大小无关而能够在短时间就可靠地检查出电路基板合格与否的方法。
发明内容
本发明鉴于该问题点而解决的方法是,电路基板配列多个电路元件放置区域,在该电路元件放置区域的周边形成多个通孔电极,把所述通孔电极的至少一端由抗蚀剂层覆盖,把所述电路基板的上面和下面夹持住以形成气密室,从所述气密室的上侧送进加压空气并保持一定时间,测定所述气密室的上侧与下侧的压力差,检测所述抗蚀剂层有无与所述通孔电极相连的剥离、破裂或针孔的缺陷,向没有所述缺陷的所述电路基板组装电路元件,附着把所述电路元件覆盖的保护树脂层,防止所述保护树脂层从所述抗蚀剂层向所述通孔电极流入。
本发明把从所述气密室上侧向所述气密室下侧的漏泄压是5Pa以下的判定为是合格品。
本发明中作为所述电路元件而使用受光元件,作为所述保护树脂层而使用透明的环氧树脂。
根据本发明,由于把电路基板形成的电路元件放置区域周边的多个通孔电极的至少一端由抗蚀剂层覆盖,通过对电路基板加压并测定压力变化就能够检测出与通孔电极相连的抗蚀剂层有无剥离、破裂或针孔等的缺陷。由此,以短时间就能够可靠地检查出电路基板有无缺陷,仅向没有缺陷的电路基板组装电路元件,然后附着把电路元件覆盖的保护树脂层,所以能够防止保护树脂从抗蚀剂层的缺陷向通孔电极流入。
即使在利用光反射来检查针孔的方法中所不能检测出的10μm以下的微小针孔也能够容易被检测出,也不需要光学图形检查方法的配合处理,因此不需要预先登录图形,有作业时间也减少的优点。
压力变化的测定是把电路基板的上面和下面夹持住以形成气密室,从气密室的上侧送进加压空气并保持一定时间后,测定气密室的上侧与下侧的压力差。由此,能够瞬时检查贴附在多个通孔电极上的抗蚀剂层有无缺陷,因此,有能够一次测定就可靠检查设置有多个电路元件放置区域的电路基板是否合格。
且能够把从气密室上侧向气密室下侧的漏泄压是5Pa以下的基板判定为是合格品。由此,甚至把电路基板产生的10μm以下的微小缺陷也能够可靠地检测出,所以在附着把电路元件覆盖的保护树脂层的工序中,能够把保护树脂层向通孔电极内流出并附着在外部电极上而引起的不良防止于未然。
且本发明的制造方法中作为电路元件而能够使用受光元件,作为保护树脂层而能够使用透明的环氧树脂。由此,在现有的制造方法中由于针孔等缺陷不能被全部发现,且在覆盖时从缺陷部分流入的透明环氧树脂也不能被发现,所以不能使受光元件的不合格变成零,但通过使用上述的制造方法则能够仅使用合格的电路基板来制造受光元件,即使保护树脂层是利用透光性好的透明环氧树脂,也不必担心从缺陷流入,因此能够仅提供合格的受光元件。
附图说明
图1是用本发明的制造方法完成的电路基板的俯视图;
图2是用本发明的制造方法完成的电路基板的(A)表面放大图(B)反面放大图;
图3是说明本发明制造方法的剖面图;
图4(A)~(F)是说明本发明制造方法的剖面图;
图5(A)~(C)是说明本发明制造方法的剖面图。
符号说明
1  电路基板    2 对准位置孔    10 绝缘基板    11 第一导电箔
12 第二导电箔    13 导电图形    13a 配线线路    14 焊盘
15 电路元件放置区域    16 通孔电极    16a 通孔
17 导电性金属层    18 抗蚀剂层    19 电路元件    20 保护树脂层
21 单个电路装置    22 焊料    23 印刷基板    24 导电图形
30 检查机    31 上侧壳体    32 下侧壳体    33 气密室
34 密封垫片    35 压差计
具体实施方式
以下参照图1到图5来说明本发明的实施例。
首先,图1和图2表示本发明制造方法的电路基板。图1是其俯视图,图2(A)是表面的局部放大图,图2(B)是反面的局部放大图。
本实施例的电路基板1包括:绝缘基板10、导电图形13、焊盘14、电路元件放置区域15、通孔电极16、抗蚀剂层18和保护树脂层20。
绝缘基板10是由FR4(环氧玻璃织布)、BT(粘胶丝马来酰亚胺三氮杂苯)树脂构成的基板、玻璃环氧基板、玻璃聚酰亚胺基板等。本实施例作为一例而使用由BT树脂构成的基板。绝缘基板10的厚度例如是0.5mm左右。
在绝缘基板10的两面通过粘接剂而压接贴附着第一导电箔11和第二导电箔12。作为第一导电箔11和第二导电箔12只要是能够被蚀刻的金属便可。本实施例采用由铜构成的金属箔。它们构成配线的一部分。
即它们的膜厚度选择为是作为配线所需要的厚度。配线的厚度能够由安装的电路元件的电流容量等所任意决定。第一导电箔11和第二导电箔12的膜厚度相同,例如在9μm~35μm的范围选择,在此是18μm。
导电图形13是由把第一导电箔11和第二导电箔12蚀刻成规定的形状而形成,在中央部设置电路元件放置区域15,包围该电路元件放置区域15地且接近各边设置焊盘14,从焊盘14到后述的通孔电极16而曲折延伸地设置配线线路13a。
通孔电极16被配置在单个电路装置21的周边,该单个电路装置21包含在绝缘基板10上成行列状配列的多个电路元件放置区域15。该通孔电极16被设置成:在绝缘基板10上设置通孔并把其内面进行通孔镀层而把第一导电箔11与第二导电箔12连接,构成单个电路装置的外部电极。如图所示,单个电路装置21是指包含电路元件放置区域15并被通孔电极16包围四方的内侧。
抗蚀剂层18覆盖并附着在通孔电极16上,具有防止树脂等向通孔电极流入的功能。作为抗蚀剂层18而使用干膜抗蚀剂。
电路元件放置区域15上固定着受光元件等电路元件19,并且在绝缘基板10上的预定位置被配置有多个。
保护树脂层20为了保护电路元件19和接合线而附着在整个绝缘基板10上。且作为保护树脂层20为了在形成受光元件时能够通过光而使用透明的环氧树脂等。
下面说明安装基板的图形。
图1所示的电路基板1具体地是使用150mm×100mm的玻璃环氧基板10。周边的对准位置孔2被设置多个,内部成行列状地配置多个单个电路装置。
本实施例作为一例是把单个电路装置21配置成13行×12列的行列状。由此,在一块电路基板1上有
12×13=156个
单个电路装置。且通孔电极16在一个单个电路装置上配列有纵7个、横8个。由此,在一块电路基板1的行方向上被配置有(7个×12)×(13行+1)=1176个通孔电极16,在列方向上有被配置有(8个×13)×(12列+1)=1352个通孔电极16,总共配置有达到2528个的通孔电极。图1比实际个数少地简略化表示。
接着,图2(A)表示电路基板1的表面放大图。各单个电路装置21的大小例如是8mm×6mm非常的小。邻接的各单个电路装置21共有通孔电极16。
焊盘14接近并包围电路元件放置区域15的各边,比配线线路13a形成得宽度宽。
导电图形13由焊盘14和从焊盘14曲折延伸到通孔电极16的配线线路13a构成。
电路元件放置区域15按照被放置的电路元件19而适当设计,例如形成3.5mm×3.5mm。
通孔电极16被形成是把包含电路元件放置区域15的单个电路装置周边包围。通孔电极16利用异型铣刀等而形成直径0.5mm。
抗蚀剂层18包围电路元件放置区域15而贴附在通孔电极16上。抗蚀剂层18把第一导电箔11和第二导电箔12覆盖,对第一导电箔11按图2(A)所示的图形进行曝光显影,把残留的抗蚀剂层作为掩膜进行蚀刻。例如抗蚀剂层18的宽度是1.5mm、厚度是55μm。在曝光显影时若有微细的灰尘等在曝光面上则其就成为针孔的原因。由于针孔在10μm以下的情况下则连光也不能通过,所以现有的检查方法不能发现针孔,漏看缺陷。
图2(B)表示电路基板1的反面放大图。通孔电极16和与通孔电极连接的成为反面电极的导电图形13一部分被残留,绝缘基板10被露出。
接着参照图3说明本发明电路基板制造方法所使用的电路基板检查方法。
图3表示进行本发明电路基板检查的检查机的剖面图。
检查机30由上侧壳体31和下侧壳体32来构成气密室33,把电路基板1夹持在两者之间,由两者相对设置的密封垫片34来保持气密。上侧壳体31设置有加压孔,把被加压的空气向气密室33的上侧供给。气密室33上侧与下侧的压力差由压差计35来测定。
该检查机30把电路基板1被抗蚀剂层18覆盖的通孔电极16侧朝向下侧而把电路基板1的终端部由检查机夹入。在电路基板1上的所有单个电路装置被检查机30的气密室33收容后,从气密室33上侧送入被加压的空气,使气密室33上侧的压力上升。气密室33的下侧由于被电路基板1遮断而没被加压,在气密室33的上侧与下侧之间保持有规定的气压差,其由压差计35来测定。
在与通孔电极16相连的抗蚀剂层18有剥离、破损、针孔等缺陷存在的情况下,空气则从这些缺陷部分向气密室33的下侧泄漏。因此,气密室33上侧的空气通过缺陷部一下子就向气密室33的下侧流入,所以气密室33上侧与下侧的压力差急减。由此,能够瞬时可靠地检测到连光都不能通过的微细缺陷。
具体说就是,对气密室33上侧维持一定时间加压状态后,由压差计35来测量气密室33上侧与下侧的压力差。在压力差200Pa(帕斯卡)的30秒期间有5Pa以上的泄漏时,则明确抗蚀剂层18有缺陷产生,所以判定电路基板1是不合格,在这以后的工序中一律不使用。
另一方面,在30秒期间泄漏是5Pa以下时,则判定是抗蚀剂层18没有缺陷的合格品的电路基板1。
接着参照图4和图5说明本发明电路基板的制造方法。
本发明的制造方法在电路基板配列多个电路元件放置区域,在该电路元件放置区域的周边形成多个通孔电极,把所述通孔电极的至少一端由抗蚀剂层覆盖,对所述电路基板加压并测定压力变化,检测所述抗蚀剂层有无与所述通孔电极相连的剥离、破裂或针孔等的缺陷,向没有所述缺陷的所述电路基板组装所述电路元件,附着把所述电路元件覆盖的保护树脂层,防止所述保护树脂从所述抗蚀剂层向所述通孔电极流入。
如图4(A)所示,本发明的第一工序准备在两面贴附有铜等第一导电箔11和第二导电箔12的绝缘基板10。
作为绝缘基板10而使用玻璃环氧基板或玻璃聚酰亚胺基板是适合的,但也可以根据情况而使用氟基板、玻璃PPO基板或陶瓷基板等。且也可以是挠性片、膜等。本实施例采用的是厚度0.5mm的玻璃环氧基板。
作为第一导电箔11和第二导电箔12只要是能够被蚀刻的金属便可。本实施例采用由铜构成的金属箔,它们构成配线的一部分。即,配线的厚度能够由安装的电路元件的电流容量等所任意决定。第一导电箔11和第二导电箔12的膜厚度相同,例如是18μm左右。
本发明的第二工序如图4(B)所示,是在预定的位置形成把绝缘基板和导电箔贯通的通孔。
本工序使用NC机床并且利用钻头等把第一导电箔11、第二导电箔12和绝缘基板10贯通以钻出用于形成通孔电极16的通孔16a。通孔16a在图2(A)所示的包含电路元件放置区域15的单个电路装置周边被配置多个,例如通孔的径被形成0.5mm。
具体说就是在一块电路基板1上形成行方向1176个、列方向1352个配置的达到全部2528个的通孔电极16。
本发明的第三工序如图4(C)所示,是把通孔利用通孔镀层而形成电连接的通孔电极。
本工序把整体浸渍在钯溶液中,把第一导电箔11和第二导电箔12作为电极而利用铜的非电解镀层和电解镀层把约11~15μm膜厚度的通孔电极16形成在通孔16a的内壁。
本发明的第四工序如图4(D)所示,是把第一导电箔和第二导电箔进行蚀刻以形成多个放置各电路元件的电路元件放置区域。
本工序把绝缘基板2的第一导电箔11和第二导电箔12用抗蚀剂层(未图示)覆盖,按照图2(A)、图2(B)所示的图形进行曝光显影,把残留的抗蚀剂层作为掩膜而对第一导电箔11和第二导电箔12进行蚀刻。由此,行列状地形成多个放置各电路元件19的电路元件放置区域15。在第一导电箔11和第二导电箔12是铜时则作为蚀刻溶液是使用氯化铁。接着把抗蚀剂层进行剥离除去。关于各单元的图形形状已经参照图2(A)、图2(B)说明了,所以在此省略。
本发明的第五工序如图4(E)所示,是在通孔电极、导电图形和焊盘的表面利用镀敷而附着能够接合的导电性金属层。
本工序在被电连接的第一导电箔11、第二导电箔12和通孔电极16上层合导电性金属层17。即,利用电解镀敷而向导电图形13、焊盘14附着能够接合的导电性金属层17。作为导电性金属层17被选择是金或镍的某一个。在是金镀层的情况下,则设置0.5μm~1μm的金镀层,在是镍镀层的情况下则设置5μm~15μm的镍镀层,能够进行接合线的接合。且在进行散热时也可以向电路元件放置区域15的表面利用电解镀层来附着导电性金属层17。
本发明的第六工序如图4(F)所示,是把通孔电极的一端由抗蚀剂层覆盖。
本工序向通孔电极16的一端贴附抗蚀剂层18。抗蚀剂层18用于防止保护树脂向通孔电极16流入,比通孔电极16的开口宽度宽便可。本实施例的抗蚀剂层18采用干膜抗蚀剂。具体的是抗蚀剂层18的宽度是1.5mm、厚度是55μm。
而且在本工序后使用图3所示的检查机30来对电路基板1的与通孔电极16相连的抗蚀剂层18进行有无针孔等缺陷的检查。
具体说就是电路基板1形成有全部达到2528个的通孔电极16。把第一导电箔和第二导电箔用抗蚀剂层覆盖,利用曝光显影而形成图形。在曝光显影时有灰尘等存在的情况下则成为抗蚀剂层形成有10μm以下针孔的原因。10μm以下的针孔则不能通过光,但根据本工序的检查机30则能够在一瞬间检查2000个以上的检查对象,而且连10μm以下的针孔也能够可靠地检测出。关于检查方法已经参照图3说明了,所以在此省略。
本发明的第七工序如图5(A)所示,是在各单个电路装置的电路元件放置区域上固定电路元件。
本工序用绝缘性环氧树脂等粘接剂把电路元件19的芯片向电路元件放置区域15固定。电路元件19的上面有阳极和阴极电极,底面被固定。电路元件16的固定使用贴片机。
本发明的第八工序如图5(A)所示,是把电路元件19的电极与焊盘14利用接合线的接合来连接。
本工序使用金接合线一边图形辨认电极的位置一边由接合机通过超声波热压接而把电路元件19的电极与被通孔电极16和导电图形13所连接的焊盘14上的导电性金属层进行连接。
本发明的第九工序如图5(B),是把电路元件19和接合线用保护树脂层20覆盖。
本工序把电路元件19和接合线通过浇注封装而用保护树脂层20覆盖以保护不受外部大气侵害,在是发光元件的情况下还有把光取出的凸透镜作用。本实施例作为保护树脂层20而采用透明的环氧树脂。
本工序中,浇注封装的液体状保护树脂层20由于抗蚀剂层18而被阻止向通孔电极16的流入,从电路基板1的反面向各通孔电极16绕入的情况也完全被防止。该结果由于使通孔电极16完全没有透明的保护树脂层20附着,所以能够维持可焊接的状态。
本发明的第十工序是在通孔电极16上划线(未图示),各个分割成每个各单个电路装置21。
本工序在通孔电极16上划线而把绝缘基板10成行列状配列的多个单个电路装置21分离成各个完成的单个电路装置21。被分割为二的通孔电极分别成为外部电极。
本发明的第十一工序是把单个电路装置向印刷基板上的导电图形由焊接连接。
本工序中单个电路装置21的通孔电极16成为外部电极,在放置到印刷基板23上的导电图形24上之后利用焊料22连接。
本工序由于在通孔电极16的表面没有成为绝缘物的保护树脂层20附着,所以能够良好地进行焊接。

Claims (3)

1.一种电路基板的制造方法,其特征在于,电路基板配列多个电路元件放置区域,在该电路元件放置区域的周边形成多个通孔电极,
把所述通孔电极的至少一端由抗蚀剂层覆盖,
把所述电路基板的上面和下面夹持住以形成气密室,从所述气密室的上侧送进加压空气并保持一定时间,测定所述气密室的上侧与下侧的压力差,检测所述抗蚀剂层有无与所述通孔电极相连的剥离、破裂或针孔的缺陷,
向没有所述缺陷的所述电路基板组装电路元件,附着把所述电路元件覆盖的保护树脂层,防止所述保护树脂层从所述抗蚀剂层向所述通孔电极流入。
2.如权利要求1所述的电路基板的制造方法,其特征在于,把从所述气密室上侧向所述气密室下侧的漏泄压是5Pa以下的判定为是合格品。
3.如权利要求1所述的电路基板的制造方法,其特征在于,作为所述电路元件而使用受光元件,作为所述保护树脂层而使用透明的环氧树脂。
CN2009101338372A 2008-05-20 2009-04-03 电路基板的制造方法 Expired - Fee Related CN101587843B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008131852A JP4567073B2 (ja) 2008-05-20 2008-05-20 回路基板の製造方法
JP131852/08 2008-05-20

Publications (2)

Publication Number Publication Date
CN101587843A CN101587843A (zh) 2009-11-25
CN101587843B true CN101587843B (zh) 2011-06-22

Family

ID=41372009

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101338372A Expired - Fee Related CN101587843B (zh) 2008-05-20 2009-04-03 电路基板的制造方法

Country Status (4)

Country Link
JP (1) JP4567073B2 (zh)
KR (1) KR101060900B1 (zh)
CN (1) CN101587843B (zh)
TW (1) TWI395534B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104284513B (zh) * 2013-07-04 2019-02-12 大陆汽车电子(长春)有限公司 印刷电路板
KR101581463B1 (ko) * 2014-10-28 2015-12-31 서울과학기술대학교 산학협력단 창호의 기밀성 및 단열성 측정장치
JP7477154B2 (ja) 2020-06-01 2024-05-01 株式会社エレメント電子 回路装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383835B1 (en) * 1995-09-01 2002-05-07 Canon Kabushiki Kaisha IC package having a conductive material at least partially filling a recess

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0918120A (ja) * 1995-06-29 1997-01-17 Nec Corp 印刷配線板およびその製造方法
JP3672280B2 (ja) * 1996-10-29 2005-07-20 株式会社シチズン電子 スルーホール電極付き電子部品の製造方法
JP2001068799A (ja) * 1999-08-30 2001-03-16 Kyocera Corp 多数個取りセラミック配線基板
KR100722608B1 (ko) 2005-06-30 2007-05-28 삼성전기주식회사 인쇄회로기판의 검사방법
CN101384416B (zh) * 2006-06-07 2011-11-30 日合墨东株式会社 层压装置及使用该层压装置的层压方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383835B1 (en) * 1995-09-01 2002-05-07 Canon Kabushiki Kaisha IC package having a conductive material at least partially filling a recess

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开2001-68799A 2001.03.16
JP特开平10-135492A 1998.05.22
JP特开平9-18120A 1997.01.17

Also Published As

Publication number Publication date
JP2009283546A (ja) 2009-12-03
CN101587843A (zh) 2009-11-25
KR20090121193A (ko) 2009-11-25
TWI395534B (zh) 2013-05-01
TW200950630A (en) 2009-12-01
KR101060900B1 (ko) 2011-08-30
JP4567073B2 (ja) 2010-10-20

Similar Documents

Publication Publication Date Title
US9253894B2 (en) Electronic assembly with detachable components
CN101587843B (zh) 电路基板的制造方法
US6392289B1 (en) Integrated circuit substrate having through hole markings to indicate defective/non-defective status of same
JP3459765B2 (ja) 実装検査システム
KR20010076394A (ko) 프로브 배열체, 그 제조 방법, 프로브 배열체를 사용한프로브의 설치 방법 및 프로브의 설치 장치
KR100193903B1 (ko) 본딩 와이어의 단선 불량을 감지할 수 있는 회로 기판 및 와이어 본딩 장치
US20160351534A1 (en) Printed circuit boards having blind vias, method of testing electric current flowing through blind via thereof and method of manufacturing semiconductor packages including the same
US20110222252A1 (en) Electronic assembly with detachable components
EP0942466A1 (en) Process for manufacturing semiconductor device and semiconductor component
JP2007142131A (ja) 基板および半導体装置
JP2009064995A (ja) 半導体パッケージおよび電子機器
TWI473230B (zh) 可光學檢測銲罩開口偏移在容許範圍內之封裝基板
US20110223695A1 (en) Electronic assembly with detachable components
US11895776B2 (en) Flexible printed wiring board, joined body, pressure sensor and mass flow controller
KR100378093B1 (ko) 반도체 패키지용 회로기판 및 이를 이용한 불량 회로기판의 감지방법
JP5489860B2 (ja) 積層型半導体モジュール
US20090160069A1 (en) Leadless alignment of a semiconductor chip
KR100716805B1 (ko) 반도체 패키지용 인쇄회로기판 및 이를 이용한 접속 검사방법
JP2012015158A (ja) 配線基板及びその製造方法
CN116939963A (zh) 一种半导体结构的制备方法、半导体结构及传感器结构
KR200157354Y1 (ko) 반도체 패키지용 인쇄 회로 기판의 구조
JP2003004794A (ja) 電子部品、回路基板及び電子部品と回路基板のはんだ付け接合の検査方法
JP2002043711A (ja) 回路基板、電子機器及び回路基板と電子部品のはんだ付け接合の検査方法
JP2005055359A (ja) 基板検査装置
JP2012134276A (ja) 半導体装置、その製造方法、及び半導体装置の検査方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110622

Termination date: 20170403