CN101552269B - 电路布局方法及布局电路 - Google Patents

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Abstract

本发明提供一种电路布局方法，包含有：在布局区域上设置多个标准单元，并对这些标准单元进行布线；在布局区域上增设备用单元，用于在增加或更改功能时代替上述标准单元其中之一；以及在布局区域上增设组合连结单元，用于连结提供至被代替的标准单元的电压，以及避免被代替的标准单元浮动，其中组合连结单元包含高连结电路与低连结电路。本发明的电路布局方法，通过在芯片的布局区域上增设组合连结单元，特别在与备用单元对应的标准单元周围设置至少一个组合连结单元，从而避免了布线拥塞。

Description

电路布局方法及布局电路 
技术领域
本发明是关于电路布局，尤其是关于电路布局方法及具有组合连结单元(combined tie cell)的布局电路。 
背景技术
设计工程师(以下称“工程师”)在布局区域上设置并布线(route)标准单元之后，通常还会在布局区域上准备一些备用(spare)单元，用于在芯片开发(tap out)出来之后增加更多功能或改变设计电路。然而，这些备用单元最初并不连结到任何标准单元，因此应将其与高连结(tie-high)电路或低连结(tie-low)电路相连，以避免浮动(float)。 
图1显示集成电路的布局区域100的一部分的示意图。布局区域100的这部分上没有特别显示出标准单元。备用单元A与高连结电路101相连，备用单元C与高连结电路103相连，以及备用单元B与低连结电路102相连。因此，提供给备用单元A及C的电压为高电压Vdd，而提供给备用单元B的电压为低电压Vss。此外，布局区域100的其余部分由标准填充单元(normal filler cell)填充。 
某些情况下，利用工程变更命令(Engineering Change Order，ECO)，在芯片开发出来之后，工程师通过用备用单元代替标准单元的其中一个，从而变更芯片的一些功能。图2显示在接收到工程变更命令之前，集成电路的布局区域200的一部分的示意图。标准单元D与E耦合于其它的标准单元(未显示于图中)，其中标准单元D与E分别对应于备用单元D’与E’。备用单元D’与E’分别耦合于高连结电路D与低连结电路E，以避免浮动。此外，布局区域200的其余部分由标准填充单元(如电容单元)来填充。 
芯片开发出来之后，工程师可能发现标准单元D与E的运作情况低于期望值，因此需要用备用单元D’与E’来代替标准单元D与E。图3显示在接收到工程变更命令之后，集成电路的布局区域200的一部分的示意图。现已成为标准 单元的备用单元D’与E’，引导为耦合于其它的标准单元(未显示于图3中)，这些标准单元最初耦合于标准单元D与E。被代替的标准单元D与E(现已成为备用单元D与E)分别耦合于高连结电路D与低连结电路E，以避免浮动。然而，被代替的标准单元D与E可能与相应的连结电路距离较远，从而会造成布线拥塞(routing congestion)。 
发明内容
本发明提供一种电路布局方法及具有组合连结单元(combined tie cell)的布局电路，以解决现有技术中布线拥塞(routing congestion)的技术问题。 
依据本发明的实施例，提供一种电路布局方法，包含有：在布局区域上设置多个标准单元，并对上述标准单元进行布线(routing)；在布局区域上增设备用(spare)单元，用于在增加或更改功能时代替上述标准单元其中之一；以及在布局区域上增设组合连结单元，用于连结(tying)提供至被代替的标准单元的电压，以及避免被代替的标准单元浮动，其中组合连结单元包含高连结电路与低连结电路。 
依据本发明的另一实施例，提供一种布局电路，包含有：多个标准单元，设置于布局区域上；备用单元，设置于布局区域上，用于代替上述标准单元其中之一；以及组合连结单元，设置于布局区域上，用于连结提供至被代替的标准单元的电压，以及避免被代替的标准单元浮动，其中组合连结单元包含高连结电路与低连结电路，且高连结电路与低连结电路包含金属氧化物半导体晶体管。 
本发明的电路布局方法及布局电路与现有技术相比较，其有益效果包括：通过在芯片的布局区域上增设组合连结单元，特别在与备用单元对应的标准单元周围设置至少一个组合连结单元，从而避免了布线拥塞。 
附图说明
图1显示集成电路的一部分布局区域的示意图。 
图2显示在接收到工程变更命令之前，集成电路的一部分布局区域的示意图。 
图3显示在接收到工程变更命令之后，集成电路的一部分布局区域的示意图。 
图4显示依据本发明实施例的集成电路的一部分布局区域的示意图。 
图5显示本发明组合连结单元实施例的示意图。 
图6显示本发明组合连结单元另一实施例的示意图。 
图7显示依据本发明实施例的电路布局方法的流程图。 
图8为本发明组合连结单元的高连结电路的示意图。 
图9为本发明组合连结单元的低连结电路的示意图。 
图10为本发明组合连结单元的电容电路的示意图。 
具体实施方式
在本说明书以及权利要求当中使用了某些词汇来指称特定的元件，本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则，在通篇说明书及权利要求书当中所提及的“包含有”是开放式的用语，故应解释成“包含有但不限定于”，此外，“耦合”一词在此包含任何直接及间接的电气连接手段，因此，若文中描述第一装置耦合于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。 
以下是实现本发明的实施例，仅用于阐释基本原理，并非用于限定本发明。本发明的范围应以权利要求所界定的范围为准。阅读了下文对于附图所示实施例的详细描述之后，本发明对所属技术领域的技术人员而言将显而易见。 
图4显示依据本发明实施例的集成电路的布局区域400的部分示意图。首先，在布局区域400上设置与布线(route)标准单元，并增设备用(spare)单元。图4中所示的布局区域400的部分区域上显示了标准单元F、G、H、I及备用单元F’、G’、H’、I’。标准单元F、G、H、I为原始标准单元，用于执行首次开发出来的芯片的某些特定功能。增设的备用单元F’、G’、H’、I’可在首次开发后依据工程变更命令(Engineering Change Order，ECO)来增加更多功能，或改变设计电路。举例来说，备用单元F’、G’、H’、I’可在首次开发后代替原始标准单元F、G、H、I。在布局区域400中增设包含高连结(tie-high)电路与低连结(tie-low)电路的组合连结单元(combined tie cell)CTFC，如使其环绕于备用单元F’、G’、H’、I’与标准单元F、G、H、I。高连结电路(未显示于图4中)用于连结第一供应电压(如Vdd)与被代替的标准单元，以提供大致等于或低于第一供应电压的第一连结电压(如高连结电压)。低连结电路(未显示于图4中)用于连结第二供应电压(如Vss)与被代替的标准单元，以提供大致等于或高于第二供应电压的第二连结电压(如低连结电压)。也就是说，组合连结单元CTFC可提供被代替的标准单元所需的高连结电压或低连结电压。再者，依据另一实 施例，组合连结单元CTFC可进一步包含电容电路(capacitance circuit)，用于维持电压稳定性。 
组合连结单元CTFC设置于靠近备用单元F’、G’、H’、I’的位置或靠近标准单元F、G、H、I的位置，或者与备用单元及标准单元均靠近的位置，用于避免线路拥塞。也就是说，组合连结单元CTFC与备用单元或标准单元之间的距离越小越好。本例中，首次开发后标准单元F、G、H、I可由相应的备用单元F’、G’、H’、I’所代替，因而组合连结单元CTFC设置于靠近标准单元F、G、H、I的位置。此外，在布局区域400的其余部分增设标准填充单元(normal filler cell)401。请注意，标准单元、组合连结单元CTFC以及标准填充单元401均耦合于供应电压Vdd与Vss之间。 
举例来说，若标准单元F与G被备用单元F’与G’所代替，则被代替的标准单元F与G可连结至其相邻的组合连结单元CTFC。由于组合连结单元CTFC包含高连结电路与低连结电路，因而可选择性地将适当的电压(如高电压或低电压)连结至被代替的标准单元。某些情况下，被代替的标准单元周围可能分布有其它单元(如其它标准单元)，也就是说，并非直接由任何组合连结单元CTFC所环绕，也并不直接相邻于任何组合连结单元CTFC。然而，被代替的标准单元仍可连结至与其最靠近的组合连结单元CTFC。也就是说，组合连结单元CTFC应设置于布局区域上接近被代替的标准单元的位置，以连结提供至被代替的标准单元的适当电压。因此，被代替的标准单元可很容易地连结到至少一个组合连结单元。 
另一方面，组合连结单元CTFC可设置于靠近备用单元(如备用单元F’)的位置。通过这种配置，若备用单元F’代替了标准单元F，被代替的标准单元F至少可找到一个靠近备用单元F’的组合连结单元CTFC，来获得所需的电压，而不像图2所示的现有技术中，只能利用仅有的高连结电路或低连结电路。 
由于标准单元、备用单元设置得很靠近组合连结单元CTFC，或者布局区域400上可尽可能地增设组合连结单元CTFC，从而使得标准单元与组合连结单元之间的布线变得简单，因此减轻了布线拥塞(routing congestion)的状况。 
本发明实施例的备用单元可为或门、与门、多路复用器、触发器(flip flop)或反向器(inverter)，用于发出工程变更命令，但不限定于此。 
图5显示依据本发明实施例的组合连结单元CTFC1的示意图。组合连结单元CTFC1包含高连结电路501与低连结电路502。组合连结单元CTFC1可用于 图4所示实施例中。请参考图4，在布局区域400上增设组合连结单元CTFC1，并使其环绕备用单元F’、G’、H’、I’与标准单元F、G、H、I。备用单元F’、G’、H’、I’与标准单元F、G、H、I的电压可通过组合连结单元CTFC1的高连结电路501拉高，或通过其低连结电路502拉低。 
图6显示本发明组合连结单元CTFC2的示意图。组合连结单元CTFC2包含高连结电路601、低连结电路602以及用于维持电压稳定的电容电路603。组合连结单元CTFC2可应用于图4所示的实施例。请参考图4，在布局区域400上增设组合连结单元CTFC2，并使其环绕备用单元F’、G’、H’、I’与标准单元F、G、H、I。备用单元F’、G’、H’、I’与标准单元F、G、H、I的电压可通过组合连结单元CTFC2的高连结电路601拉高，或通过其低连结电路602拉低。 
图7显示依据本发明实施例的电路布局方法的流程图。首先，完成布局区域上标准单元的设置与布线(步骤S710)。其次，在布局区域上增设备用单元，以便在增加或改变功能时代替一些标准单元(步骤S720)。第三，在布局区域上增设组合连结单元，以连结提供至被代替的标准单元的电压(步骤S730)。接着，在布局区域的其余部分增设标准填充单元(步骤S740)。关于标准单元、备用单元以及组合连结单元的配置与操作原理上文已有描述，为简洁起见，此处不再赘述。 
图8为本发明组合连结单元的高连结电路的示意图。高连结电路800包含P沟道金属氧化物半导体(PMOS)晶体管801与N沟道金属氧化物半导体(NMOS)晶体管802。PMOS晶体管801包含源极、栅极以及漏极，其源极耦合于供应电压Vdd，其栅极耦合于NMOS晶体管802的栅极，其漏极用于提供第一连结电压至相应的备用单元或标准单元。NMOS晶体管802包含源极、栅极以及漏极，其栅极耦合于其漏极与PMOS晶体管801的栅极，其源极耦合于供应电压Vss。供应电压Vss可为负电压或接地电压。 
图9为本发明组合连结单元的低连结电路的示意图。低连结电路900包含PMOS晶体管901与NMOS晶体管902。PMOS晶体管901包含源极、栅极以及漏极，其源极耦合于供应电压Vdd，其漏极耦合于其栅极。NMOS晶体管902包含源极、栅极以及漏极，其漏极用于提供第二连结电压至相应的备用单元或标准单元，其栅极耦合于PMOS晶体管901的栅极，其源极耦合于供应电压Vss。供应电压Vss可为负电压或接地电压。 
图10为本发明组合连结单元的电容电路的示意图。电容电路1000耦合于 供应电压Vdd与Vss之间，其中供应电压Vss可为负电压或接地电压。请注意，电容电路1000可为一个电容器、串联或并联的多个电容器或等效电路，如由低连结电路900、高连结电路800或二者并联形成的等效电容。 
本发明的实施例在芯片的布局区域上尽可能地增设组合连结单元，特别在与备用单元对应的标准单元周围设置至少一个组合连结单元，从而避免了布线拥塞。 
所属技术领域的技术人员可轻易完成的均等改变或润饰均属于本发明所主张的范围，本发明的权利范围应以权利要求书所限定的范围为准。

Claims (15)

1.一种电路布局方法，包含有：
在布局区域上设置多个标准单元，并对该多个标准单元进行布线；
在该布局区域上增设备用单元，该备用单元用于在增加或更改功能时代替该多个标准单元其中之一；以及
在该布局区域上增设组合连结单元，用于连结提供至该被代替的标准单元的电压，以及避免该被代替的标准单元浮动，其中该组合连结单元包含高连结电路与低连结电路。
2.如权利要求1所述的电路布局方法，其特征在于，更包括：提供位于该组合连结单元内的高连结电路，用于连结第一供应电压与该被代替的标准单元；以及提供位于该组合连结单元内的低连结电路，用于连结第二供应电压与该被代替的标准单元。
3.如权利要求1所述的电路布局方法，其特征在于，更包括：提供位于该组合连结单元内的高连结电路，用于连结第一供应电压与该被代替的标准单元；提供位于该组合连结单元内的低连结电路，用于连结第二供应电压与该被代替的标准单元；以及提供位于该组合连结单元内的电容电路，用于维持电压稳定性。
4.如权利要求1所述的电路布局方法，其特征在于，将该组合连结单元设置于靠近该被代替的标准单元的位置。
5.如权利要求1所述的电路布局方法，其特征在于，将该组合连结单元设置于靠近该备用单元的位置。
6.如权利要求1所述的电路布局方法，其特征在于，在增加或更改功能之前，提供至该备用单元的电压是通过该组合连结单元进行初始连结。
7.如权利要求1所述的电路布局方法，其特征在于，该备用单元为或门、与门、多路复用器、触发器或反向器，用于发出工程变更命令。
8.一种布局电路，包含有：
多个标准单元，设置于布局区域上；
备用单元，设置于该布局区域上，该备用单元用于代替该多个标准单元其中之一；以及
组合连结单元，设置于该布局区域上，用于连结提供至该被代替的标准单元的电压，以及避免该被代替的标准单元浮动，其中该组合连结单元包含高连结电路与低连结电路，且该高连结电路与该低连结电路包含金属氧化物半导体晶体管。
9.如权利要求8所述的布局电路，其特征在于，该组合连结单元包含高连结电路，用于连结第一供应电压与该被代替的标准单元，以及低连结电路，用于连结第二供应电压与该被代替的标准单元。
10.如权利要求9所述的布局电路，其特征在于，其中：
该高连结电路包含：
第一P沟道金属氧化物半导体晶体管，包含栅极、耦合于该第一供应电压的源极以及用于提供第一连结电压的漏极；以及
第一N沟道金属氧化物半导体晶体管，包含漏极、栅极以及源极，其中该第一N沟道金属氧化物半导体晶体管的栅极耦合于该第一P沟道金属氧化物半导体晶体管的栅极，该第一N沟道金属氧化物半导体晶体管的源极耦合于该第二供应电压；以及
该低连结电路包含：
第二P沟道金属氧化物半导体晶体管，包含栅极、漏极与耦合于该第一供应电压的源极；以及
第二N沟道金属氧化物半导体晶体管，包含漏极，用于提供第二连结电压；栅极，耦合于该第二P沟道金属氧化物半导体晶体管的栅极与该第二P沟道金属氧化物半导体晶体管的漏极；以及源极，耦合于该第二供应电压。
11.如权利要求8所述的布局电路，其特征在于，该组合连结单元包含高连结电路，用于连结第一供应电压与该被代替的标准单元；低连结电路，用于连结第二供应电压与该被代替的标准单元；以及电容电路，用于维持电压稳定性。
12.如权利要求8所述的布局电路，其特征在于，该组合连结单元设置于靠近该被代替的标准单元的位置。
13.如权利要求8所述的布局电路，其特征在于，该组合连结单元设置于靠近该备用单元的位置。
14.如权利要求8所述的布局电路，其特征在于，在该备用单元代替该多个标准单元其中之一之前，提供至该备用单元的电压是通过该组合连结单元进行初始连结。
15.如权利要求8所述的布局电路，其特征在于，该备用单元为或门、与门、多路复用器、触发器或反向器，用于发出工程变更命令。
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