CN101521211A - 半导体基底及其制造方法 - Google Patents
半导体基底及其制造方法 Download PDFInfo
- Publication number
- CN101521211A CN101521211A CN200910008035A CN200910008035A CN101521211A CN 101521211 A CN101521211 A CN 101521211A CN 200910008035 A CN200910008035 A CN 200910008035A CN 200910008035 A CN200910008035 A CN 200910008035A CN 101521211 A CN101521211 A CN 101521211A
- Authority
- CN
- China
- Prior art keywords
- main body
- floating
- pattern
- region
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 239000000758 substrate Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 210000000746 body region Anatomy 0.000 claims abstract description 92
- 238000005530 etching Methods 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000011810 insulating material Substances 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims abstract description 10
- 238000002161 passivation Methods 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 6
- 238000002955 isolation Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 4
- 238000005516 engineering process Methods 0.000 description 17
- 238000000059 patterning Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000009471 action Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000007799 cork Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003319 supportive effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
本发明提供了半导体基底及其制造方法。所述半导体基底包括基底区域、绝缘区域和浮置主体区域。绝缘区域设置在基底区域上。浮置主体区域通过绝缘区域与基底区域分离，并设置在绝缘区域上。基底区域和浮置主体区域由具有相同特性的材料形成。制造半导体基底的方法包括以下步骤：通过蚀刻体基底，形成至少一个浮置主体图案；通过蚀刻浮置主体图案的中间部分，将体基底分离成基底区域和浮置主体区域；在浮置主体区域和基底区域之间填充绝缘材料。
Description
本申请要求于2008年2月26日在韩国知识产权局提交的第10-2008-0017419号韩国专利申请的优先权，通过引用将该申请的内容全部包含于此。
技术领域
示例实施例提供了半导体基底和制造半导体基底的方法。其它示例实施例涉及包括浮置主体(floating body)的半导体基底和制造半导体基底的方法。
背景技术
通常，可以使用不包括电容器而利用一个晶体管的1-T动态随机存取存储器(DRAM)。可以利用相当简单的制造工艺来制造1-T DRAM。1-T DRAM可以具有提高的感测容限(sensing margin)。
如果在绝缘体上硅(SOI)晶片上实现1-T DRAM，那么制造成本由于SOI晶片而增加。通常，以嵌入形式制造1-T DRAM。
发明内容
示例实施例提供了半导体基底和制造半导体基底的方法。其它示例实施例涉及包括浮置主体的半导体基底和制造半导体基底的方法。
示例实施例提供了一种制造半导体器件的方法，其中，使用选择性蚀刻技术实现浮置主体区域，所述浮置主体区域由与基底区域相同的材料形成。
根据示例实施例，提供了一种半导体基底，所述半导体基底包括：基底区域；绝缘区域，绝缘区域形成在基底区域上；浮置主体区域，通过绝缘区域与基底区域分离，并设置在绝缘区域上，其中，基底区域和浮置主体区域由具有相同特性的材料形成。可以由体半导体基底形成基底区域。
根据示例实施例，提供了一种制造半导体基底的方法，所述方法包括以下步骤：通过蚀刻体基底形成至少一个浮置主体图案；通过蚀刻浮置主体图案的中间部分，将体基底分离(或限定)成基底区域和浮置主体区域；在浮置主体区域和基底区域之间填充绝缘材料。
在通过蚀刻浮置主体图案的中间部分将体基底分离成基底区域和浮置主体区域的步骤中，可以使用选择性湿式蚀刻方法或选择性干式蚀刻方法蚀刻浮置主体图案的中间部分。
通过蚀刻体基底形成至少一个浮置主体图案的步骤可以包括：沿第一方向即主轴方向蚀刻体基底，从而形成沿第一方向延伸的浮置主体线图案；用绝缘材料填充浮置主体线图案的侧面；沿与浮置主体线图案延伸的第一方向垂直的第二方向蚀刻浮置主体线图案和绝缘层，从而形成沿第二方向延伸的至少一个浮置主体图案。
通过蚀刻浮置主体图案的中间部分将体基底分离成基底区域和浮置主体区域的步骤可以包括：在浮置主体图案的侧壁上形成钝化层；通过设置在浮置主体图案的侧面上的未形成钝化层的底表面来蚀刻浮置主体图案的中间部分。
通过蚀刻体基底形成至少一个浮置主体图案的步骤可以包括：沿第一方向蚀刻体基底，从而形成沿第一方向彼此平行延伸的多个浮置主体线图案；在浮置主体线图案之间填充绝缘层；沿与浮置主体线图案延伸的第一方向垂直的第二方向蚀刻体基底，从而形成沿第二方向彼此平行延伸的多个浮置主体图案。
通过蚀刻浮置主体图案的中间部分将体基底分离成基底区域和浮置主体区域的步骤可以包括：在浮置主体图案的侧壁上形成钝化层；通过未形成钝化层(该钝化层设置在浮置主体图案之间)的底表面来蚀刻浮置主体图案的中间部分。
附图说明
通过结合附图进行的以下详细描述，将更清楚地理解示例实施例。图1至图12F表示在此所描述的非限制性的示例实施例。
图1是根据示例实施例的半导体基底的透视图；
图2示出了图1的半导体基底中的基底区域和主体区域；
图3示出了在图2的基底区域和主体区域之间填充的氧化物区域；
图4示出了根据示例实施例的半导体基底；
图5示出了根据示例实施例的半导体基底；
图6A至图6G是示出根据示例实施例的制造半导体基底的方法的透视图；
图7示出了根据示例实施例的在半导体基底400中形成的字线图案；
图8A至图8G是示出根据示例实施例的制造半导体基底的方法的透视图；
图9是根据示例实施例的基底区域和主体区域；
图10示出了图9的半导体基底中的基底区域和主体区域；
图11示出了在图10的基底区域和主体区域之间填充的绝缘区域；
图12A至图12F是示出制造图9中的半导体基底的方法的透视图。
具体实施方式
现在，将参照附图更充分地描述各个示例实施例，在附图中示出了一些示例实施例。在附图中，为了清楚起见，会夸大层和区域的厚度。
在此公开了详细的示例实施例。然而，为了描述示例实施例的目的，在此公开的具体的结构方面和功能方面的细节仅是代表性的。然而，本发明可以以许多替换的形式来实现，而不应当被解释为仅限于在此阐述的示例实施例。
因此，虽然示例实施例能够做出各种修改和可选形式，但通过附图中的示例的方式示出了示例实施例，并在此将详细描述示例实施例。然而，应当理解的是，不意图将示例实施例局限于所公开的具体形式，而是相反，示例实施例将覆盖落在本发明的范围内的所有修改、等价物和替换物。在附图的整个描述中，相同的标号表示相同的元件。
应当理解的是，当元件被称作“连接到”或“结合到”另一元件时，该元件可以直接连接到另一元件或直接结合到另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接到”或“直接结合到”另一元件时，不存在中间元件。应当以类似的方式来解释用于描述元件之间的关系的其它词语(例如，“在...之间”与“直接在...之间”、“相邻的”与“直接相邻的”等)。
在此使用的术语是仅为了描述具体实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在此使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的范围的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
在这里可使用空间相对术语，如“在...下面”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来轻松地描述如附图中所示的一个元件或特征与其它元件或特征之间的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为其它元件或特征“下方”或“下面”的元件随后将被定位为“在”其它元件或特征“上方”。因此，例如，术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位观看或提及)，应当相应地解释这里使用的空间相对描述符。
在此参照作为理想实施例(和中间结构)的示意性图示的剖视图来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状变化。因此，示例实施例不应该被理解为限制于在此示出的区域的具体形状，而可以包括例如由制造导致的形状变形。例如，示出为矩形的注入区域在其边缘可具有倒圆或曲线的特征和/或梯度(例如注入浓度的梯度)，而不是从注入区域到非注入区域的突然变化。同样地，通过注入形成的掩埋区域可导致在掩埋区域和通过其可发生注入的表面之间的区域中出现一定程度的注入。因此，在附图中示出的区域实际上是示意性的，它们的形状没有必要示出装置的区域的实际形状，并且不限制本发明的范围。
还应当指出的是，在一些可选的实施方案中，所指出的功能/动作可以按照与附图中指出的次序不同的次序出现。例如，实际上，根据所涉及的功能/动作，相继示出的两幅图可以基本上同时来执行，或有时可以以相反的次序来执行。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不是以理想的或者过于正式的意思来解释它们。
为了更具体地描述示例实施例，将参照附图详细描述各方面。然而，本发明不限于所描述的示例实施例。
示例实施例提供了半导体基底和制造半导体基底的方法。其它示例实施例涉及包括浮置主体的半导体基底和制造半导体基底的方法。
图1是根据示例实施例的半导体基底100的透视图。
参照图1，半导体基底100包括基底区域110、主体区域150和/或绝缘区域130。
绝缘区域130可以设置在基底区域110上。主体区域150可以与基底区域110分离。主体区域150可以设置在绝缘区域130上。主体区域150可以是浮置主体区域。基底区域110和主体区域150可以由具有相同特性的材料形成。
绝缘区域130可以由氧化硅或其它绝缘材料形成。绝缘区域130可以由两种或更多种绝缘材料形成。
半导体基底100可以包括彼此平行布置的多个主体区域150_1、150_2、150_3(统称为主体区域150)。可以在主体区域150_1、150_2、150_3之间形成多个绝缘层(未示出)。绝缘层将主体区域150_1、150_2、150_3分离。设置在主体区域150_1、150_2、150_3之间的绝缘层可以连接到绝缘区域130。
为了制造半导体基底100，可以通过选择性地蚀刻体基底(bulk substrate)的中心部分，将体基底分离成上端部分和下端部分。分离的上端部分和下端部分可以分别为主体区域150和基底区域110。
主体区域150_1、150_2、150_3中的至少一个可由以下步骤形成：在体基底上形成沿期望的方向延伸的至少一个主体图案(未示出)；蚀刻主体图案的中间部分。
图2示出了半导体基底100的基底区域110和主体区域150。图3示出了半导体基底100的基底区域110和主体区域150之间的绝缘区域130。
参照图2和图3，基底区域110和主体区域150可以彼此分离。因为基底区域110和主体区域150由同一基底形成，所以基底区域110和主体区域150包含相同的材料。通过参考2005 Symposium on VLSI Technology Digest ofTechnical Papers中的题目为“Sphere-Shaped-Recess-Channel-Array Transistor(S-RCAT)Technology for 70nm DRAM Feature Size and Beyond(用于70nm和超过70nm的DRAM特征尺寸的球状凹槽沟道阵列晶体管(S-RCAT)技术)”的文章，可以获得对蚀刻基底的中心部分的工艺的更详细的描述，该文章的全部内容包含在本申请中。
如果假设在基底区域110上通过外延生长工艺制造主体区域150，那么主体区域150中包含的材料与基底区域110中包含的材料具有不同的特性。
可以由体半导体基底形成根据示例实施例的半导体基底。可以通过选择性地蚀刻体半导体基底的中心部分，由体半导体基底形成主体区域150。与在基底区域上形成绝缘区域且通过外延生长工艺在绝缘区域上形成主体区域的半导体基底相比，可以以更低的成本来制造根据示例实施例的半导体基底。
图4示出了根据示例实施例的半导体基底200。为了简洁起见，将省去在图4中与参照图1至图3描述的元件相同的元件的描述。
参照图4，所形成的主体区域250可以具有减小的厚度。主体区域250的厚度比在图1中示出的半导体基底100的主体区域150的厚度小。根据示例实施例，半导体基底的主体区域的厚度可以是变化的。
在根据示例实施例的半导体基底的制造过程中，可以通过调整选择性蚀刻位置来调节主体区域的厚度。例如，可以通过选择性地蚀刻与体基底的下端部分接近的区域来增大主体区域250的厚度。可以通过选择性地蚀刻与体基底的上端部分接近的区域来减小主体区域250的厚度。
如果通过外延生长工艺来制造主体区域，那么主体区域的厚度可以不超过期望的厚度。
图5示出了根据示例实施例的半导体基底300。
参照图5，可以在半导体基底300中形成多个主体区域350。通过选择性地蚀刻半导体基底300的中心部分，可以将主体区域350与基底区域310分离。可以在主体区域350和基底区域310之间填充绝缘材料，从而形成绝缘区域330。
主体区域350的形成可包括以下步骤：在体基底上形成沿期望的方向延伸的多个主体图案；蚀刻体基底的在主体图案下方的区域。
在图5中，多个主体区域350可以沿一个方向形成，并在尺寸上可以是均匀的。然而，示例实施例不限于此。例如，多个主体区域350可以沿不同的方向布置和/或具有不同的尺寸，如图1至图3所示。例如，多个主体区域350可以在基底区域310上按阵列布置。
图6A至图6G是示出根据示例实施例的制造半导体基底100的方法的透视图。
参照图6A，可以从半导体基底的上端部分将半导体基底100图案化成期望的宽度和长度。半导体基底100可以是由体晶片产生(或形成)的体半导体基底。
将半导体基底100图案化以形成设置在图案化的部分之间的主体线图案150a和主体线图案150a下方的基底区域110。图案化的宽度可以根据主体线图案150a的期望宽度而改变。图案化的长度可以根据主体线图案150a的期望厚度而改变。
这里，在主体区域与基底区域110分离之前，主体区域可以指主体线图案150a(或主体图案150b)，而在主体区域与基底区域110分离之后，主体区域可以指主体区域150。
参照图6B，可以在图案化的部分中填充绝缘材料，以形成绝缘区域130。可以将绝缘区域130设置在主体线图案150a的侧面。如果使用选择性蚀刻技术将主体线图案150a与基底区域110分离以形成主体区域150，那么绝缘区域130可以支撑主体区域150。
参照图6C，可以沿Z方向将主体线图案150a和绝缘区域130图案化。可以将主体线图案150a和绝缘区域130分成多个主体图案150b和多个绝缘区域130。在图6C中，可以从主体线图案150a和绝缘区域130的顶部将主体线图案150a和绝缘区域130图案化成期望的长度。
可以将在图6A和图6B中示出的区域150a称作主体线图案，可以将在图6C中示出的区域150b称作主体图案。
参照图6A，沿第一方向(Y方向)即主轴方向将体基底图案化，从而形成沿第一方向(Y方向)延伸的主体线图案150a。
参照图6B，可以用绝缘区域(或绝缘层)130填充图6A中的主体线图案150a的侧面。参照图6C，可以沿与主体线图案150a延伸的第一方向(Y方向)垂直的第二方向(Z方向)蚀刻主体线图案150a和绝缘区域130，从而形成沿第二方向(Z方向)延伸的至少一个主体图案150b。
主体图案150b的高度可比主体线图案150a的高度低。
在主体图案150b和绝缘区域130的部分(除了将被图案化的部分之外)上形成掩模180之后，可以仅在未被掩模180覆盖的部分上执行图案化工艺。这样，可以将未被掩模180覆盖的部分图案化。
参照图6D和图6E，主体图案150b和绝缘区域130的图案化的内表面可以被第一掩模(钝化层)184覆盖。主体图案150b和绝缘区域130的底表面可以被第二掩模186覆盖。可以去除底表面上的第二掩模186。
参照图6F，可以选择性地蚀刻主体图案150b的中间部分，以暴露主体图案150b的底表面188和基底区域110的上表面189。可以通过已经去除了第二掩模186的底表面188选择性地蚀刻主体图案150b的中间部分。
在主体图案150b的侧壁上形成第一掩模(钝化层)184之后，可以通过底表面188蚀刻主体图案150b的中间部分(如图6E所示)，其中，底表面188设置在主体图案150b的侧面上，且在底表面188上未形成第一掩模(钝化层)184。这样，体基底可以被分离成基底区域110和主体区域150。基底区域110可以设置在被选择性蚀刻的区域下方，主体区域150可以设置在被选择性蚀刻的区域上方。
选择性蚀刻工艺可以是用于蚀刻主体图案150b的中间部分的选择性湿式蚀刻方法或选择性干式蚀刻方法。
参照图6G，可以用绝缘材料填充主体图案150b和基底区域100的被选择性蚀刻的区域。在主体图案150b的顶表面和侧壁上去除第一掩模(钝化层)184之后，可以用绝缘材料填充被选择性蚀刻的区域。可以用绝缘材料填充主体图案150b之间的空间。
可以使用在图6A至图6G中示出的工艺来制造图5的半导体基底300(其中，形成了多个主体区域)。例如，与图6A类似，在图5中示出的体基底的几个部分可以沿第一方向彼此平行地被蚀刻，从而形成沿第一方向彼此平行延伸的多个主体线图案。如图6B所示，可以在主体线图案之间填充绝缘层。如图6C所示，可以沿与第一方向垂直的第二方向蚀刻体基底，从而形成沿第二方向彼此平行延伸的多个主体图案。(在图5中，示出的是由主体线图案形成的多个主体图案中的一个主体图案。)如图6D所示，可以在主体图案的侧壁上形成钝化层。如图6F所示，可以通过底表面来蚀刻主体图案的中间部分，其中，底表面未形成设置在主体图案之间的钝化层。如图6G所示，可以用绝缘材料填充被蚀刻的区域和主体图案之间的空间。
图7示出了根据示例实施例的形成在半导体基底400上的字线图案。
在图7中，使用与参照半导体基底100描述的方法类似的方法形成基底区域410、主体区域450和绝缘区域430。因此，为了简洁起见，将不再重复相同元件的描述。
参照图7，在半导体基底400中，可以在主体区域450上(或上方)形成字线图案472。可以在主体区域450上形成多个掺杂区域(未示出)。根据示例实施例的半导体器件可以用作双极结型晶体管(BJT)。如果半导体基底400用作BJT，那么字线图案472的一部分可以作为晶体管的基极。例如，字线图案472的经过主体区域450的上端的部分(或在主体区域450的上端上方的部分)可以作为晶体管的基极。掺杂区域(未示出)可以分别作为发射极和集电极。
然而，示例实施例不限于此。可以将根据示例实施例的半导体器件实现为除了BJT之外的各种电路器件。例如，可以将半导体器件实现为其它类型的晶体管、存储器装置、传感器或开关单元结构。这样，可以在主体区域450上(或上方)形成除了字线图案472之外的图案。
图8A至图8G是示出根据示例实施例的制造半导体基底800的方法的透视图。
参照图8A，可以沿第一方向(Y方向)即主轴方向蚀刻体基底，从而形成沿第一方向(Y方向)延伸的主体线图案850a。
参照图8B，可以用绝缘层830填充主体线图案850a的侧面。因为图8A和图8B的工艺与图6A和图6B的工艺相同，所以为了简洁起见，将省去对它们的相同元件的描述。
参照图8C，将在图8B中示出的主体线图案850a沿Z方向图案化。可以沿主体线图案850a延伸的第一方向(Y方向)和沿与第一方向垂直的第二方向(Z方向)蚀刻主体线图案850a(除了绝缘层830之外)，由此形成至少一个主体图案850b。在图8C中未将绝缘层830图案化。在图8C中，可以从主体图案850b的顶表面将主体图案850b图案化成期望的长度。
在主体图案850b的部分(除了将要被图案化的部分之外)上并在绝缘区域830上形成掩模880之后，可以将未被掩模880覆盖的部分图案化。
参照图8D和图8E，可以掩盖主体图案850b和绝缘区域830的被图案化的内表面884和底表面(未示出)。可以去除底表面(未示出)上的掩模。可以通过去除了掩模的底表面选择性地蚀刻主体图案850b的中间部分。
参照图8F，可以选择性地蚀刻主体图案850b的中间部分，从而暴露主体图案850b的底表面888和基底区域810的上表面889。
参照图8G，可以用绝缘材料填充主体图案850b和基底区域810的被选择性蚀刻的区域。这样，图8G的半导体基底800和图6G的半导体基底100可以具有相同的形式(或结构)。
图9是根据示例实施例的半导体基底900的透视图。
图10示出了半导体基底900的基底区域和主体区域。
图11示出了半导体基底900的基底区域和主体区域之间的绝缘区域。
在图9至图11示出的半导体基底900的制造工艺中，选择性蚀刻工艺的方向与图1至图3中示出的半导体基底100的制造工艺不同。在图1至图3示出的半导体基底100的制造工艺中，选择性蚀刻的方向是沿Z轴方向。在图9至图11示出的半导体基底900的制造工艺中，选择性蚀刻的方向是沿Y轴方向。
在图9至图11示出的半导体基底900中，主体区域950可以与基底区域910分离。可以将主体区域950设置在绝缘区域930上。主体区域950中包含的材料与基底区域910中包含的材料具有相同的特性。
可以通过调整选择性蚀刻位置来调节主体区域950的厚度。
图12A至图12F是示出制造图9中的半导体基底900的方法的透视图。
参照图12A，可以在半导体基底900上形成绝缘区域930。可以在基底区域910中形成绝缘区域930。可以沿次轴方向(Z轴方向)蚀刻体基底，从而形成沿次轴方向(Z轴方向)延伸的多个主体线图案950a。绝缘区域930可以填充在主体线图案950a之间。体基底可以被分成主体线图案950a和基底区域910，其中，从体基底的顶表面到绝缘区域930的底表面形成主体线图案950a，基底区域910是体基底的剩余下部。主体线图案950a和绝缘区域930可以具有相同的长度。
参照图12B，从体基底的上端部分(或侧壁)将体基底图案化成期望的宽度和长度。可以同时将主体线图案950a和绝缘区域930图案化，从而在基底区域910上形成统一标记为主体图案950b的多个主体图案950_1、950_2和950_3。可以沿与主体线图案950a延伸的Z方向垂直的Y方向蚀刻主体线图案950a和绝缘区域930的侧面。这样，形成沿Z方向延伸的多个主体图案950b。
在主体图案950b和绝缘区域930的部分(除了将被要图案化的部分之外)上方形成第一掩模980之后，可以将未被第一掩模980覆盖的部分图案化。例如，可以在主体图案950b的侧壁上形成掩模980。
参照图12C，可以在主体图案950b的侧面上方形成第二掩模984。可以在基底区域910和绝缘区域930的被暴露的顶部上方形成第三掩模986。
参照图12D，可以将覆盖基底区域910和绝缘区域930的被暴露的顶部的第三掩模986去除。
参照图12E，可以通过已经去除了第三掩模986的部分来选择性地蚀刻主体图案950b的中间部分，由此形成多个主体区域950。因为使用选择性蚀刻技术，所以没有蚀刻绝缘区域930。可以通过基底区域910的顶表面蚀刻主体图案950b的中间部分，其中，基底区域910的顶表面设置在主体图案950b的侧面上，且在基底区域910的顶表面上没有形成掩模(钝化层)。
参照图12F，可以去除第一掩模980。可以用绝缘材料填充选择性蚀刻区域，从而形成在图9中示出的半导体基底900。即，可以去除形成在主体区域950的顶表面和侧壁上的掩模980和984(钝化层)。可以用绝缘材料填充主体区域950下方的被选择性蚀刻的区域以及主体区域950之间的空间。
前述是示例实施例的举例说明，并不解释为对示例实施例进行限制。虽然已经描述了一些示例实施例，但是本领域的技术人员将容易地理解，在本质上不脱离新颖的教导和优点的情况下，能够在示例实施例中做出许多修改。因此，意图将所有这样的修改包括在本发明的如权利要求中限定的范围之内。在权利要求中，功能性限定意在覆盖这里被描述为执行所述功能的结构，并且不仅覆盖结构上的等同物而且覆盖等同的结构。因此，应该理解的是，前述是各种示例实施例的举例说明，并不被解释为局限于公开的具体实施例，并且对公开的实施例的修改以及其它实施例意图被包括在权利要求的范围之内。
Claims (23)
1、一种半导体基底，所述半导体基底包括：
绝缘区域，位于基底区域上；
浮置主体区域，通过绝缘区域与基底区域分离，并设置在绝缘区域上，
基底区域和浮置主体区域由具有相同特性的材料形成。
2、如权利要求1所述的半导体基底，其中，基底区域是由体半导体基底形成的。
3、如权利要求1所述的半导体基底，其中，绝缘区域由氧化硅形成。
4、如权利要求1所述的半导体基底，其中，浮置主体区域包括彼此平行设置的多个浮置主体图案。
5、如权利要求4所述的半导体基底，还包括位于所述多个浮置主体图案之间的多个绝缘层，所述多个绝缘层将所述多个浮置主体图案彼此分离。
6、如权利要求5所述的半导体基底，其中，所述多个绝缘层连接到绝缘区域。
7、如权利要求1所述的半导体基底，其中，浮置主体区域的厚度是变化的。
8、如权利要求1所述的半导体基底，还包括位于浮置主体区域上的器件结构。
9、如权利要求8所述的半导体基底，其中，所述器件结构是从由晶体管、存储器装置、传感器和开关单元组成的组中选择的一种。
10、一种制造半导体基底的方法，包括以下步骤：
通过蚀刻体基底形成至少一个浮置主体图案；
通过选择性地蚀刻所述至少一个浮置主体图案的中间部分，将体基底分离成基底区域和浮置主体区域；
在浮置主体区域和基底区域之间填充绝缘材料。
11、如权利要求10所述的方法，其中，将体基底分离的步骤包括：在所述至少一个浮置主体图案的被蚀刻的部分下面形成基底区域，所述浮置主体区域在所述基底区域上方。
12、如权利要求10所述的方法，其中，形成至少一个浮置主体图案的步骤包括：
通过沿第一方向蚀刻体基底，形成浮置主体线图案，所述第一方向沿体基底的主轴方向延伸，所述至少一个浮置主体线图案沿所述第一方向延伸；
在浮置主体线图案的侧壁上形成绝缘层；
沿与所述第一方向垂直的第二方向蚀刻浮置主体线图案和绝缘层，所述至少一个浮置主体图案沿所述第二方向延伸。
13、如权利要求12所述的方法，其中，将体基底分离的步骤包括：
在浮置主体图案的上表面和侧壁上形成钝化层；
通过浮置主体图案的未形成钝化层的下部来蚀刻浮置主体图案的中间部分。
14、如权利要求13所述的方法，其中，在浮置主体区域和基底区域之间填充绝缘材料的步骤包括：
在浮置主体图案的上表面和侧壁上去除钝化层；
将绝缘材料填充在浮置主体图案的被蚀刻的部分下面和浮置主体图案的侧面上的空间。
15、如权利要求12所述的方法，其中，浮置主体图案的高度比浮置主体线图案的高度低。
16、如权利要求10所述的方法，其中，将体基底分离的步骤包括：使用选择性湿式蚀刻方法或选择性干式蚀刻方法蚀刻浮置主体图案的中间部分。
17、如权利要求10所述的方法，其中，形成至少一个浮置主体图案的步骤包括：
通过沿第一方向蚀刻体基底，形成沿所述第一方向彼此平行延伸的多个浮置主体线图案；
将绝缘层填充在所述多个浮置主体线图案之间；
通过沿与所述第一方向垂直的第二方向蚀刻体基底，形成多个浮置主体图案，所述多个浮置主体图案沿所述第二方向彼此平行延伸。
18、如权利要求17所述的方法，其中，将体基底分离的步骤包括：
在浮置主体图案的侧壁上形成钝化层；
通过浮置主体图案的未形成钝化层的下部来选择性地蚀刻浮置主体图案的中间部分。
19、如权利要求10所述的方法，其中，形成至少一个浮置主体图案的步骤包括：
通过沿第一方向蚀刻体基底，形成浮置主体线图案，所述第一方向沿体基底的主轴方向延伸；
在浮置主体线图案的侧壁上形成绝缘层；
沿与第一方向垂直的第二方向蚀刻体基底，而不蚀刻绝缘层，所述至少一个浮置主体图案沿第二方向延伸。
20、如权利要求19所述的方法，其中，将体基底分离的步骤包括：
在浮置主体图案的侧壁上形成钝化层；
通过浮置主体图案的未形成钝化层的下部来选择性地蚀刻浮置主体图案的中间部分。
21、如权利要求10所述的方法，其中，形成至少一个浮置主体图案的步骤包括：
通过沿第一方向蚀刻体基底，形成多个浮置主体线图案，所述第一方向沿体基底的次轴方向延伸，所述多个浮置主体线图案沿所述第一方向延伸；
将绝缘层填充在所述多个浮置主体线图案之间；
通过沿与第一方向垂直的第二方向蚀刻浮置主体线图案和绝缘层的侧面，形成多个浮置主体图案，所述多个浮置主体图案沿第一方向延伸。
22、如权利要求21所述的方法，其中，将体基底分离的步骤包括：
在浮置主体图案的上表面和侧壁上形成钝化层；
通过基底区域的未形成钝化层的上表面来选择性地蚀刻浮置主体图案的中间部分。
23、如权利要求22所述的方法，其中，在浮置主体区域和基底区域之间填充绝缘材料的步骤包括：
在浮置主体图案的上表面和侧壁上去除钝化层；
将绝缘材料填充在浮置主体图案的被蚀刻的部分下面和浮置主体图案之间的空间。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080017419 | 2008-02-26 | ||
| KR1020080017419A KR20090092103A (ko) | 2008-02-26 | 2008-02-26 | 반도체 기판과 반도체 기판 제조 방법 |
| KR10-2008-0017419 | 2008-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101521211A true CN101521211A (zh) | 2009-09-02 |
| CN101521211B CN101521211B (zh) | 2012-12-19 |
Family
ID=40997466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009100080359A Expired - Fee Related CN101521211B (zh) | 2008-02-26 | 2009-02-19 | 半导体基底及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7902007B2 (zh) |
| JP (1) | JP2009206515A (zh) |
| KR (1) | KR20090092103A (zh) |
| CN (1) | CN101521211B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102285633A (zh) * | 2011-07-04 | 2011-12-21 | 上海先进半导体制造股份有限公司 | 复合集成传感器结构及其制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372952A (en) * | 1992-04-03 | 1994-12-13 | National Semiconductor Corporation | Method for forming isolated semiconductor structures |
| EP0957515A1 (en) * | 1998-05-15 | 1999-11-17 | STMicroelectronics S.r.l. | Method for manufacturing an SOI wafer |
| US6214653B1 (en) * | 1999-06-04 | 2001-04-10 | International Business Machines Corporation | Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate |
| US6835983B2 (en) * | 2002-10-25 | 2004-12-28 | International Business Machines Corporation | Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness |
| US6714436B1 (en) * | 2003-03-20 | 2004-03-30 | Motorola, Inc. | Write operation for capacitorless RAM |
| GB0411971D0 (en) * | 2004-05-28 | 2004-06-30 | Koninkl Philips Electronics Nv | Semiconductor device and method for manufacture |
| US7538389B2 (en) * | 2005-06-08 | 2009-05-26 | Micron Technology, Inc. | Capacitorless DRAM on bulk silicon |
| JP2007234926A (ja) * | 2006-03-02 | 2007-09-13 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| US7537994B2 (en) * | 2006-08-28 | 2009-05-26 | Micron Technology, Inc. | Methods of forming semiconductor devices, assemblies and constructions |
| KR100944352B1 (ko) * | 2007-09-18 | 2010-03-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
2008
- 2008-02-26 KR KR1020080017419A patent/KR20090092103A/ko not_active Application Discontinuation
- 2008-07-21 US US12/219,360 patent/US7902007B2/en not_active Expired - Fee Related
-
2009
- 2009-02-19 CN CN2009100080359A patent/CN101521211B/zh not_active Expired - Fee Related
- 2009-02-25 JP JP2009042823A patent/JP2009206515A/ja active Pending
-
2011
- 2011-01-26 US US12/929,455 patent/US20110121390A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102285633A (zh) * | 2011-07-04 | 2011-12-21 | 上海先进半导体制造股份有限公司 | 复合集成传感器结构及其制造方法 |
| CN102285633B (zh) * | 2011-07-04 | 2014-03-26 | 上海先进半导体制造股份有限公司 | 复合集成传感器结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090092103A (ko) | 2009-08-31 |
| CN101521211B (zh) | 2012-12-19 |
| US7902007B2 (en) | 2011-03-08 |
| US20090212364A1 (en) | 2009-08-27 |
| JP2009206515A (ja) | 2009-09-10 |
| US20110121390A1 (en) | 2011-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10628404B2 (en) | Vertical transistor and method of forming the vertical transistor | |
| US20200167331A1 (en) | Vertical transistor and method of forming the vertical transistor | |
| CN101192621B (zh) | 非易失性存储器装置及其制造方法 | |
| CN100481507C (zh) | 包括横向延伸的有源区的晶体管及其制造方法 | |
| TWI722161B (zh) | 佈局方法以及半導體裝置 | |
| CN105470260A (zh) | 三维半导体器件及其制造方法 | |
| CN102479754A (zh) | 调节集成电路中鳍片宽度的方法 | |
| CN101211913A (zh) | 半导体装置和制造该半导体装置的方法 | |
| JP4789158B2 (ja) | 半導体装置の製造方法、及び半導体装置 | |
| US20090315084A1 (en) | Semiconductor device and semiconductor substrate | |
| CN101794736A (zh) | 制造半导体器件的方法 | |
| CN108695339A (zh) | 三维半导体装置及其制造方法 | |
| CN102347334A (zh) | 半导体存储器件及其制造方法 | |
| CN111435664A (zh) | 三维半导体存储器件及其制造方法 | |
| CN115020412A (zh) | 一种存储器及其制备方法 | |
| CN101521211B (zh) | 半导体基底及其制造方法 | |
| CN101752304A (zh) | 半导体装置和制造半导体装置的方法 | |
| US20040197989A1 (en) | DRAM memory having vertically arranged selection transistors | |
| CN101373790B (zh) | 图案化方法和场效应晶体管 | |
| US6636436B2 (en) | Isolation of memory cells in cross point arrays | |
| CN101414599A (zh) | 反熔丝结构和反熔丝阵列结构 | |
| US10804292B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| CN101459175B (zh) | 半导体器件及其制造方法 | |
| CN115548018A (zh) | 半导体器件以及用于制造其的方法 | |
| KR20020007304A (ko) | 트렌치 캐패시터를 갖는 디램 셀의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20121219 Termination date: 20220219 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |