CN101521152A - 图形形成方法以及半导体装置的制造方法 - Google Patents

图形形成方法以及半导体装置的制造方法 Download PDF

Info

Publication number
CN101521152A
CN101521152A CN200910006588A CN200910006588A CN101521152A CN 101521152 A CN101521152 A CN 101521152A CN 200910006588 A CN200910006588 A CN 200910006588A CN 200910006588 A CN200910006588 A CN 200910006588A CN 101521152 A CN101521152 A CN 101521152A
Authority
CN
China
Prior art keywords
mentioned
film
catalyst
pattern forming
forming method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910006588A
Other languages
English (en)
Inventor
光冈一行
村松诚
岩下光秋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN101521152A publication Critical patent/CN101521152A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02137—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Automation & Control Theory (AREA)
  • Materials For Photolithography (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供能够一边保持基板的凹凸，一边以比堆积技术低的成本以及高生产率来形成保形的膜，并形成图形的图形形成方法以及半导体装置的制造方法。该图形形成方法包括以下工序：在具有凹凸的基底层上沿着该基底层的凹凸形成催化剂膜(3)的工序；在催化剂膜(3)上涂布流动性材料而形成涂布膜(4)的工序；使涂布膜(3)沿着催化剂膜(4)进行反应，在涂布膜(4)内形成不溶解于溶剂中的不溶化层(5)工序；以及使用溶剂除去涂布膜(4)的未反应部分，而残留下不溶化层(5)的工序。

Description

图形形成方法以及半导体装置的制造方法
技术领域
本发明法涉及一种半导体制造工艺等所使用图形的图形形成方法，以及使用了该图形形成方法的半导体装置的制造方法。
背景技术
作为面向半导体的薄膜成膜技术，通常有涂布技术以及CVD、PVD技术等堆积技术。前者除了具有使用薄膜材料溶液覆盖基板表面后，进行干燥、固化这样的技术特性之外，忽视基板的微细凹凸而制作平坦表面的特性也优异。后者除了具有从基板表面形成薄膜的技术特性之外，一边保持基板的凹凸一边进行成膜的特性也优异。
作为利用了涂布技术的形成微细图形方法公知有专利文献1、2。
在专利文献1中，记载了形成超过曝光极限的微细抗蚀剂脱落图形的技术。在专利文献1中，在利用涂布技术涂布抗蚀剂后，使用曝光技术对所涂布的抗蚀剂进行显影而形成抗蚀图形。并且，在所显影的抗蚀图形上涂布表面活性剂，在抗蚀图形的表面上形成表面活性剂层。并且，在形成有表面活性剂层的抗蚀图形上，涂布抗蚀图形增厚材料，隔着表面活性剂层使该增厚材料与抗蚀图形一体化，在抗蚀图形的表面形成混合层而使抗蚀图形增厚(例如参照段落0091)。之后，除去抗蚀图形增厚材料中的不构成混合层的部分，由此形成超过曝光极限的微细抗蚀图形。
在专利文献2，也与专利文献1同样记载有形成超过曝光极限的微细抗蚀图形的技术。在专利文献2中，利用涂布技术涂布包含通过曝光而产生酸的材料的抗蚀剂，使用曝光技术来对所涂布的抗蚀剂进行显影而形成包含产生酸的材料的抗蚀图形。并且，在该抗蚀图形上涂布包含因酸的存在而进行交联的材料的抗蚀剂，通过加热或曝光在上述抗蚀图形上产生酸，通过界面上产生的交联层覆盖上述抗蚀图形，而使上述抗蚀图形增粗。之后，除去包含因酸的存在而进行交联的材料的抗蚀剂当中的未形成交联层的部分，由此形成超过曝光极限的微细抗蚀图形。
专利文献1：日本特开2004-191465号公报
专利文献2：日本特开平10-73927号公报
发明内容
发明要解决的问题
专利文献1、2公开的均是形成超过曝光极限的微细抗蚀图形的技术。因此，使抗蚀图形增厚或增粗。专利文献1、2并没有实现与成膜有关的低成本化、高生产率的目的。
与堆积技术相比，涂布技术具有低成本且高生产率的优点。但是，涂布技术无法如堆积技术那样一边保持基板的凹凸一边形成保形的膜。由于膜的原料具有流动性，若基板形成凹形状则膜的原料优先填入到凹部中，若基板形成有凸形状则膜的原料填入到凸部的周围直到使其变平坦，而无法在凸部上成膜。
用于解决问题的方案
本发明目的在于提供一种如下所述的图形形成方法以及利用了该图形形成方法的半导体装置的制造方法，即，一边保持基板的凹凸，一边以比堆积技术低的成本及高生产率形成保形(conformal)的膜且形成图形。
为了解决上述课题，本发明的第1技术方案的图形形成方法包括以下工序：在具有凹凸的基底层上沿着该基底层的凹凸形成催化剂膜的工序；在上述催化剂膜上涂布流动性材料而形成涂布膜的工序；使上述涂布膜沿着上述催化剂膜进行反应，在上述涂布膜内形成不溶解于溶剂的不溶化层的工序；以及使用上述溶剂除去上述涂布膜的未反应部分而残留下上述不溶化层的工序。
本发明的第2技术方案的半导体装置的制造方法使用了上述第1技术方案的图形形成方法，在上述基底层上的具有凹凸的牺牲膜图形上形成上述不溶化层，对上述不溶化层进行蚀刻，使上述牺牲膜图形的顶部从上述不溶化层的顶部露出，从上述露出的牺牲膜图形的顶部将上述牺牲膜图形除去，残留下上述不溶化层，将上述不溶化层用作掩膜来对上述基底层进行蚀刻，将上述基底层加工成规定图形。
发明的效果
根据本发明，能提供一种一边保持基板的凹凸，一边以比堆积技术低的成本以及高生产率来形成保形的膜并形成图形的图形形成方法以及利用了该图形形成方法的半导体装置的制造方法。
附图说明
图1是表示第1实施方式的一实例的图形形成方法的剖视图。
图2是表示第1实施方式的另一实例的图形形成方法的剖视图。
图3的A是表示利用第1实施方式的图形形成方法而形成的图形的实例的附图代用照片；图3的B是表示图3的A所示的截面的复印图。
图4是表示第2实施方式的催化剂与流动性材料的组合实例的图。
图5是表示第3实施方式的半导体装置的制造方法的剖视图。
图6是表示第3实施方式的半导体装置的制造方法的剖视图。
图7是表示第3实施方式的半导体装置的制造方法的剖视图。
图8是表示第3实施方式的半导体装置的制造方法的剖视图。
图9是表示第3实施方式的半导体装置的制造方法的剖视图。
图10是表示第3实施方式的半导体装置的制造方法的剖视图。
图11是表示第3实施方式的半导体装置的制造方法的剖视图。
图12是表示第3实施方式的半导体装置的制造方法的剖视图。
图13是表示第3实施方式的半导体装置的制造方法的剖视图。
图14表示形成有涂布膜的半导体晶圆W的俯视图。
图15是表示产生了风纹的涂布膜的截面实例的剖视图。
图16是表示第4实施方式的一实例的图形形成方法的剖视图。
图17是表示第4实施方式的一实例的图形形成方法的剖视图。
图18的A是表示利用第4实施方式的一实例的图形形成方法而形成图形的实例的附图代用照片；图18的B表示图18的A所示的截面的复印图。
图19是表示第4实施方式的另一实例的图形形成方法的剖视图。
图20是表示第4实施方式的另一实例的图形形成方法的剖视图。
图21的A是表示利用第4实施方式的另一实例的图形形成方法而形成的图形的实例的附图代用照片，图21的B表示图21的A所示的截面复印图。
具体实施方式
以下，参照附图，对本发明的最佳实施方式进行说明。
第1实施方式
图1A至图1I是表示本发明的第1实施方式的一实例的图形形成方法的剖视图。一实例的图形形成方法是在凹形状的基板上保形地形成膜的例子。
首先，准备具有凹部2a的基板1(图1的A)。基板1的实例在本实例中是指硅基板。接着，在基板1上形成催化剂膜3(图1的B)。催化剂膜3的实例在本实例中是指碱性催化剂。碱性催化剂的实例在本实例中是指氨基系偶联剂(氨基系甲硅烷化剂)。氨基系偶联剂可使用市场上销售的产品。市场上所销售的氨基系偶联剂的一实例是信越化学制的氨基系偶联剂KBM603。除此之外，只要是氨基系偶联剂，也可用于催化剂膜3。或者，也可以使用具有碱性官能团的偶联剂。
另外，可将本说明书中的“催化剂”定义为，自身不发生反应而作为其他物质的反应的引发剂(trigger)，而且还包括自身也发生反应而作为其他物质的反应的引发剂，并且还包括阻碍其他物质反应的物质。催化剂膜3优选在具有凹部2a基板1的表面上形成保形的膜。形成保形的膜的技术实例是指使作为催化剂膜3的原料附着到具有凹部2a的基板1的表面上。附着的实例是采取CVD、气体吸附以及涂布的方法。例如，使用涂布方法(具体指旋涂法)能将氨基系偶联剂附着到具有凹部2a的基板1的表面上。
另外，在使用CVD方法形成催化剂膜3时，将使用堆积技术。但是，催化剂膜3是用于使接着所形成的膜，即即将形成的膜不溶解于溶剂中的膜。也可使膜厚变薄。膜厚例如可以是1nm以下。因此，即使使用堆积技术，也会使成本大幅增加和生产率大大恶化。
接着，如图1的C至图1的G所示，在催化剂膜3上涂布流动性材料而形成涂布膜4。涂布方法的一实例是采用旋涂法。如图1的C至图1的G依次所示，流动性材料优先地填入到凹部2a中。这也是在使用了流动性材料的涂布技术中，无法一边保持基板1的凹凸(本实例中指凹部2a)一边进行保形成膜的原因。在本实例中，流动性材料的实例是SOG(Spin On Glass)。并且，本实例的SOG利用了由氨基系偶联剂促进硅醇缩合的材料。这样的SOG还可使用市场上销售的产品。市场上所销售的SOG的一实例是使用了东京应化制的OCDT-12。除此之外，只要是利用氨基系偶联剂引起硅醇缩合的SOG，就可用作流动性材料。
接着，使涂布膜4沿着催化剂膜3反应，在涂布膜4内，形成不溶解于溶剂中的不溶化层5(参照图1的H)。在此，本说明书中的所谓“不溶”是指在溶剂中的溶解度小于未反应部分的溶解度，也含有所谓难溶的意思。本实例中的反应是指所谓甲硅烷化反应，这是因为催化剂膜3为氨基系偶联剂，涂布膜4是由氨基系偶联剂引起硅醇缩合的SOG。在本实例中，涂布膜4发生甲硅烷化的部分成为不溶解于溶剂中的不溶化层5。在本实例中，溶剂只要使用使涂布膜4发生甲硅烷化的部分不溶解，而不发生甲硅烷化的未反应部分溶解的材料，例如异丙醇即可。由于不溶化层5是沿着催化剂膜3而形成的，因此不溶化层5的形状能一边保持基板1的凹凸(本实例中值凹部2a)一边形成保形的形状。另外，在本实例中，该反应是在使所涂布的流动性材料进行旋转干燥的期间内发生的。
接着，使用溶剂除去涂布膜4的未反应部分，而残留下不溶化层5(图1的I)。这样一来，能够一边保持基板的凹凸(在本实例中指凹部2a)，一边形成保形的膜、即本实例中的不溶化层5。作为不溶化层5的基部的涂布膜4是SOG。SOG未采用堆积技术，而采用使用了流动性材料的涂布技术来进行成膜。涂布技术比堆积技术更具有低成本以及高生产率这样的优点。
因此，根据本实例，能够获得一边保持基板的凹凸，一边以比堆积技术低的成本以及高生产率来形成保形的膜，从而形成图形的图形形成方法。
具有低成本以及高生产率的图形形成方法适用于对成本下降、缩短周转时间的要求很高的技术领域中的制造工艺，例如，半导体装置的制造工艺、FPD(Flat Panel Display)的制造工艺。
上述一实例的图形形成方法是在凹形状的基板上形成保形的膜的例子，第1实施方式也能在凸形状的基板上形成保形的膜。以下，将其作为另一实例进行说明。
图2的A至图2的I是表示本发明的第1实施方式的另一实例的图形形成方法的剖视图。
首先，准备具有凸部2b的基板1(图2的A)。基板1的实例是与上述一实例相同的硅基板。接着，在基板1上形成催化剂膜3(图2的B)。催化剂膜3的实例是与上述一实例相同的氨基系偶联剂，成膜的技术实例是与上述一实例相同的涂布技术。
接着，如图2的C至图2的G所示，在催化剂膜3上涂布流动性材料来形成涂布膜4。如图2的C至图2的G依次所示，流动性材料填入凸部2b的周围，直到变平坦为止，在凸部2b上无法进行成膜。这也是在涂布技术中无法一边保持基板1的凹凸(在本实例中指凸部2a)一边形成保形的膜的原因。在本实例中，流动性材料的实例是与上述一实例同样是由氨基系偶联剂引起硅醇缩合的SOG。
接着，使涂布膜4沿着催化剂膜3反应，在涂布膜4内形成不溶解于溶剂中的不溶化层5(图2的H)。在本实例中的反应与上述一实例同样是指甲硅烷化。在本实例中，也是使不溶化层5沿着催化剂膜3而形成的，因此，不溶化层5的形状是一边保持基板1的凹凸(在本实例中指凸部2b)一边形成保形的形状。
接着，使用溶剂除去涂布膜4的未反应部分，残留下不溶化层5(图2的I)。
这样一来，能够一边保持基板的凹凸(在本实例中指凸部2b)，一边形成保形的膜、即本实例中的不溶化层5。
图3的A是表示利用第1实施方式的图形形成方法所形成的图形的实例的附图代用照片。图3的A所示的附图代用照片是截面SEM照片，图3的B是表示图3的A所示的截面的复印图。
图3的A以及图3的B所示的实例是利用第1实施方式的图形形成方法在基板1的表面上形成膜，该基板1是在硅基板1上形成有多个槽而在基板1的表面上重复形成凹凸(凹部2a以及凸部2b)，从而形成有凹凸的基板。本实例上使用的催化剂膜3、涂布膜4的材料和第1实施方式相同。
如图3的A以及图3的B所示，虽然在本实例中未完全除去凹部2a的底侧上使用涂布技术而形成的涂布膜4的未反应部分，但是例如点划线圆6内等所示，可观察到能一边保持基板1的表面的凹凸，一边进行保形地形成由不溶化层5构成的膜。
这样利用第1实施方式的图形形成方法，在本实例中作为不溶化层5基部的涂布膜4是SOG，因此所形成的膜是使用了涂布技术进行成膜而形成的。因此，能以比堆积技术低的成本以及高生产率在基板的凹凸上形成保形的膜、即本实例中的不溶化层5。
第2实施方式
第2实施方式是有关催化剂与流动性材料的组合实例、以及对催化剂和流动性材料的期望事项的实例。
图4是表示本发明的第2实施方式的催化剂与流动性材料的组合实例的图。
第1例
第1例是如上述第1实施方式所述那样，以碱性催化剂作为催化剂且以SOG作为流动性材料的实例。
在第1例中，如上所述，能够利用SOG是否被碱甲硅烷化来分别制成可溶化层和不溶化层。
第1例中的具体组合如下所示。
(1)碱性催化剂为氨基系偶联剂，且SOG为被氨基系偶联剂甲硅烷化的SOG
第2例
第2例是催化剂为碱性催化剂，流动性材料为化学增幅正性抗蚀剂的实例。
在第2例中，能够利用随着曝光而产生的正性抗蚀剂的可溶性是否被碱抑制来分别制成可溶化层和不溶化层。
第2例中的具体组合如下所示
(1)碱性催化剂为氨基系偶联剂，且正性抗蚀剂为可溶性被氨基系偶联剂抑制的正性抗蚀剂
第3例
第3例是催化剂为碱性催化剂，且流动性材料为甲基倍半硅氧烷(methyl-silsesquioxane：MSQ)系的SOD。
在第3例中，通过利用借助碱使MSQ的交联度发生变化来分别制成可溶化层和不溶化层。
第3例中的具体组合如下所示。
(1)碱性催化剂为氨基系偶联剂，MSQ为借助氨基系偶联剂使交联度发生变化的MSQ系SOD(Spin On dielectric)
第4例
第4例的催化剂为碱性催化剂，且流动性材料为密胺树脂或尿素树脂、或环氧树脂、或聚氨脂树脂的实例。本实例的流动性材料是工业制塑料。
在第4例中，能利用借助碱使上述树脂进行缩聚来分别制成可溶化层和不溶化层。
第4例中的具体组合如下所示。
(1)碱性催化剂为氨基系偶联剂，所使用的树脂为借助氨基系偶联剂进行缩聚的密胺树脂、或尿素树脂、或环氧树脂、或聚氨脂树脂
第5例
第5例是催化剂为酸性催化剂，且流动性材料为化学增幅负性抗蚀剂的实例。
在第5例中，能够利用由酸使负性抗蚀剂不溶化来分别制成可溶化层和不溶化层。
第5例中的具体组合如下所示。
(1)酸性催化剂为光致产酸剂(Photo Acid Generator：PAG)，负性抗蚀剂为被酸不溶化的负性抗蚀剂
特别是在(1)项中，在负性抗蚀剂为普通类型的抗蚀剂情况下，含有PAG。因此，在使PAG成膜来作为催化剂膜3之后，对该PAG照射可产生酸那样波长的光、例如照射紫外线产生酸，其后，涂布含有PAG的负性抗蚀剂作为流动性材料。之后，例如，在对含有PAG的负性抗蚀剂进行旋转干燥期间，使预先产生的酸扩散到含有PAG的负性抗蚀剂中。这样一来，即使使用含有PAG的负性抗蚀剂，不照射可产生酸那样波长的光，也能借助酸使流动性材料不溶化。
另外，也可以酸性催化剂为PAG，流动性材料为不含有PAG且被酸不溶化的抗蚀剂。在该情况下，流动性材料不含有PAG，因此，即使例如在包含有紫外线的环境光中，也能够获得抑制流动性材料因自身的PAG发生不溶化这样的优点。
另外，若利用不含有PAG的抗蚀剂，在形成作为催化剂膜3的PAG，且形成不含有PAG的抗蚀剂的膜作为涂布膜4之后，对催化剂膜3和涂布膜4照射可产生酸那样波长的光、例如紫外线，能够只使催化剂膜3产生酸。在该情况下，通过控制照射时间，也能控制在涂布膜4上形成多厚的不溶化层5。
第6例
第6例是催化剂为金属催化剂，且流动性材料为包括密胺树脂的材料的实例。
在第6例中，利用使密胺树脂缩聚来分别制作可溶化层和不溶化层。
第6例中的具体组合如下所示。
(1)金属催化剂为氯化铁，流动性材料为包括由氯化铁进行缩聚的密胺树脂的材料
并且，虽然说过了上述第1例至第6例的全部例子，但是催化剂与流动性材料的组合最好考虑以下的至少一个事项而进行选择。
事项1
·催化剂须难溶解于流动性材料的溶剂中
这是因为图1至图3等所示的催化剂膜3通过形成涂布膜4来进行溶解，从而能抑制催化剂膜3的消失。因此必须：
(1)选择耐溶剂性优异的催化剂作为催化剂；
(2)选择难以使催化剂溶解的溶剂作为流动性材料的溶剂；
(3)提高基板与催化剂的粘着性。
特别是，为了满足(1)的事项，催化剂最好使用具有可与基板表面结合的官能团的偶联剂。
特别是，为了满足(2)的事项，流动性材料的溶剂最好是“水”。
特别是，为了满足(3)的事项，也可以在形成涂布膜4前，实施基板1与催化剂膜3紧密接合的处理，例如甲硅烷化处理等。例如，在基板1为硅的情况下，作为通过实施紧密接合处理来提高密着性的催化剂有光致产酸剂
事项2
·即使膜厚较薄，催化剂也须具有能与流动性材料进行充分反应的能力
这是因为若催化剂膜3的膜厚较厚，则例如将催化剂膜3埋入凹部时等不良情况、以及形成厚的催化剂膜3均需要花费时间，则使成本增加、生产率的下降。因此为了防止成本增加、生产率的下降，必须：
(1)选择与流动性材料的反应性高的催化剂作为催化剂；
(2)选择对催化剂的反应性高的流动性材料作为流动性材料。
特别是，为了满足(2)的事项，流动性材料最好是自交联型。
另外，催化剂膜3的膜厚最好厚到例如催化剂膜3不会埋入凹部中的程度，且空开能将涂布膜4形成在沿着凹部而形成的催化剂膜3之间那样的空间。该厚度还会随着半导体装置的微细化而日益变薄。另外，若催化剂膜3的膜厚较厚，则会妨碍半导体装置的微细化，因而最好使催化剂膜3的优选膜厚在大约10nm以下即可。进一步优选在1nm以下。
事项3
·必须将催化剂膜3保形地成膜在基板的凹凸上
这是考虑到形成于涂布膜4上的不溶化层5保持催化剂膜3的成膜形状地进行成膜的事项。例如，催化剂膜3的厚度相对于基板的凹凸无法保形，例如，凹部的底部较厚，凹部的上部较薄，即进行倾斜地成膜时，则会使接着形成的不溶化层5不会保持基板1的凹部形状，会沿着倾斜成膜的催化剂膜3而相对于基板1的凹部倾斜地形成。为了防止上述情况的发生，因而必须：
(1)尽可能使催化剂膜3的膜厚变薄，近似于单分子成膜的程度
特别是，为了满足(1)的事项，最好催化剂具有与基板结合的结合位置(site)。作为这样的催化剂，有偶联剂、甲硅烷化剂。
另外，催化剂膜3也可以使用堆积技术、气体吸附技术来进行成膜。
事项4
·必须易于除去涂布膜4的未反应部分
这是因为要防止出现若无法除去涂布膜4的未反应部分，则最终膜的形状不能保持基板1的凹凸的问题。因此必须：
(1)使流动性材料在无催化剂状态下不发生自身反应；
(2)具有能容易溶解涂布膜4的未反应部分的溶剂。
第3实施方式
也可以利用第1实施方式所述的图形形成方法来形成图形。以下，利用第1实施方式所述的图形形成方法来形成图形，并且将利用该图形形成方法的半导体装置的制造方法的一实例作为第3实施方式来说明。
首先，如图5所示，例如，在硅基板、层间绝缘膜等半导体装置的内部构造体10上形成阻蚀层11。接着，在阻蚀层11上形成由与该阻蚀层11不同的材料构成的基底层12。阻蚀层11的一实例是氮化硅膜。基底层12的一实例是层间绝缘膜，例如，SiOC膜。然后，在基底层12上形成由与该基底层12不同的材料构成的牺牲膜13。牺牲膜13的一实例是多晶硅。接着，在牺牲膜13上形成间隔为p1的抗蚀图形14。
接着，如图6所示，将抗蚀图形14用作掩膜，对牺牲膜13进行蚀刻，形成与抗蚀图形14相对应的凸状牺牲膜图形13a。然后，对抗蚀图形14进行灰化除去。凸状牺牲膜图形13a彼此的间隔与图1所示的凹部2a相对应，凸状牺牲膜图形13a的上部与图2所示的凸部2b相对应。因此，图6所示的构造是与具有图1、图2所示的凹凸的基板1同样的构造。
接着，如图7所示，在凸状牺牲膜图形13a以及基底层12上，沿着所述凸状牺牲膜图形13a和基底层12所产生的凹凸来形成催化剂膜3。在本实例中，催化剂膜3的实例与第1实施方式同样是氨基系偶联剂(氨基系甲硅烷化剂)。采用涂布方法、具体而言采用旋涂法能使氨基系偶联剂沿着凸状牺牲膜图形13a和基底层12所产生的凹凸保形地附着。
接着，如图8所示，涂布流动性材料来形成涂布膜4。在本实例中，流动性材料的实例与第1实施方式同样是由氨基系偶联剂引起硅醇缩合的SOG，涂布方法的一实例是旋涂方法。
接着，如图9所示，使涂布膜4沿着催化剂膜3进行反应，在涂布膜4内形成不溶解于溶剂中的不溶化层5。在本实例中的反应是甲硅烷化，在本实例中，涂布膜4的被甲硅烷化的部分作为不溶解于溶剂的不溶化层5。在本实例中，将使涂布膜4被甲硅烷化的部分不溶解且使未被甲硅烷化的未反应部分溶解的材料作为溶剂，例如，使用异丙醇即可。不溶化层5沿着催化剂膜3形成，因此，不溶化层5的形状为保持凹部2a和凸部2b的形状并且保形的形状。另外，在本实例中，该反应是在对所涂布的流动性材料进行旋转干燥的期间内发生的。
接着，如图10所示，使用溶剂来除去涂布膜4的未反应部分，并残留下不溶化层5。这样一来，能一边保持凹部2a和凸部2b的形状，一边形成保形的膜、即本实例中的不溶化层5。因为作为不溶化层5基部的涂布膜4是SOG，使用利用了流动性材料的涂布技术进行成膜，所以在本实例中，也能够以低成本以及高生产率来形成不溶化层5。
接着，如图11所示，对不溶化层5进行蚀刻，牺牲膜图形13a的顶部从不溶化层5的顶部露出，并且除去了不溶化层5当中的凸状牺牲膜图形13a间的底部的部分。
接着，如图12所示，从露出的凸状牺牲膜图形13a的顶部将凸状牺牲膜图形13a除去，残留下不溶化层5。这样一来，形成使用了按照第1实施方式进行成膜的不溶化层5的凸状图形5a。能使凸状图形5a彼此的间隔p2为最初的抗蚀图形的间隔p1的大约一半，能够获得微细的凸状图形5a。
并且，如图13所示，将凸状图形5a用作掩膜，对基底层12进行蚀刻，对基底层12进行规定的图形加工，在本实例中，能将基底层12加工成反复具有L/S图形15的形状，该L/S图形15具有间隔p2。
另外，作为涂布流动性材料的涂布技术，以及对所涂布的流动性材料进行干燥的干燥技术，通常是旋涂以及旋转干燥这样的旋转处理。但是，进行旋转处理时，会发生在涂布膜上产生“风纹(Wind Mark)”的情况。产生“风纹”的涂布膜的一实例如图14所示。
图14表示形成有涂布膜4的半导体晶圆W的平面，但当旋转处理时的转速较高时，则在晶圆W的周缘部附近的涂布膜4的表面会产生风纹状的“风纹”16。图15的A以及图15的B表示产生有“风纹”16的涂布膜4的截面实例。
如图15的A所示，当涂布膜4的表面上产生“风纹”16时，涂布膜4的膜厚在“风纹”16的部分发生了变化。涂布膜4的膜厚变化对制造半导体装置不好。这是因为，例如在涂布膜4为光致抗蚀剂的情况下，进行曝光工序时，会引起产生曝光偏差等问题。
目前，通过较低地控制旋转处理时的转速来抑制“风纹”16的产生。
然而，基板、例如硅等半导体晶圆W倾向于一味大直径化，将其直径从300mm增大到450mm，从450mm增大到更大的直径。随着晶圆W大直径化，存在用于不产生“风纹”16的转速进一步降低的倾向。例如，在直径为300mm的晶圆W中，将转速抑制成小于1000rpm，但若晶圆的直径达到450mm，则存在必须使转速进一步降低，例如抑制成小于800rpm的情况。转速越降低，涂布以及干燥需要花更多的时间。因此，随着晶圆W的大直径化的推进，存在使生产率进一步下降的倾向。
但是，在本第3实施方式中，如图15的B所示，涂布膜4的反应并不是从涂布膜4的表面17开始，而是从涂布膜4与催化剂膜3的界面18开始的反应。这一点在上述第1实施方式中也同样。当涂布膜4的反应是从涂布膜4与催化剂膜3的界面18开始的反应时，即使在涂布膜4的表面产生“风纹”16，也不会成为大问题。因此，即使随着晶圆W的大直径化，也能将旋转处理时的转速保持在较高水平。例如，当晶圆W的直径为300mm时，也能使旋转处理时的转速达到例如1000rpm以上；当晶圆W的直径为450mm时，也能使旋转处理时的转速达到例如800rpm以上。
这样，上述实施方式能将旋转处理时的转速保持在较高水平，具有随着晶圆W的大直径化而能抑制生产率的下降倾向的优点。具有这样优点的成膜技术有利于使用了伴随大直径化推进的晶圆W的半导体装置的制造。
第4实施方式
图16的A至图16的E、以及图17的A至图17的D是表示本发明的第4实施方式的一实例的图形形成方法的剖视图。
如图16的A至图16的E、以及图17的A至图17的D所示，第4实施方式的一实例与上述第1实施方式的一实例特别不同之处在于，使重复进行多次来形成催化剂膜3和涂布膜4。以下，进行具体的说明。
首先，如图16的A所示，准备具有凹部2a的基板1。在本实例中，准备表面上具有使凹部2a与凸部2b以大致一一对应的间隔重复的L/S图形的基板1。
接着，如图16的B所示，在基板1上形成第1层催化剂膜3-1。本实例的催化剂膜3-1使用了与第1实施方式同样的氨基系偶联剂。在本实例中，使用市场上销售的信越化学制氨基系偶联剂KBM603作为氨基系偶联剂。并且，在本实例中，在上述氨基系偶联剂中加入溶剂，使上述氨基系偶联剂稀释。使用纯水作为用于稀释的溶剂。这样，在本实例中，将以纯水稀释好的氨基系偶联剂涂布到基板1上，例如，通过旋涂，在基板1上形成第1层催化剂膜3-1。在形成第1层催化剂膜3-1后，在本实例中，对形成了第1层催化剂膜3-1的基板1进行热处理，以使用于稀释的溶剂气化。热处理的条件的一实例是处理温度为100℃～150℃，处理时间为60秒～90秒。经过热处理后，对基板1进行冷却。
接着，如图16的C所示，在第1层催化剂膜3-1上涂布流动性材料来形成第1层涂布膜4-1。本实例的涂布膜4-1使用了与第1实施方式同样的SOG。在本实例中，SOG使用了市场上销售的东京应化制OCDT-12。在本实例中，通过将上述SOG涂布例如旋涂到基板1上，在第1层催化剂膜3-1上形成第1层涂布膜4-1。
然后，如图16的D所示，对第1层涂布膜4-1进行旋转干燥。从涂布时开始、或在旋转干燥过程中，沿着第1层催化剂膜3-1发生反应，在第1层涂布膜4-1上形成第1层不溶化层5-1。并且，在本实例中，从旋转干燥的途中开始使用冲洗(rinse)液、例如使用IPA进行冲洗，以将第1层涂布膜4-1的未反应部分冲洗掉。例如，当从旋转干燥过程中开始对第1层涂布膜4-1的未反应部分进行冲洗时，能够期待如下优点：在例如第1层涂布膜4-1、即本实例中的SOG进行干燥不溶化之前，将第1层涂布膜4-1的未反应部分全部或一部分除去，能抑制进行干燥不溶化处理的第1层涂布膜4-1、即本实例中的SOG残留在凹部2a中那样的情况的发生。
接着，如图16的E所示，在对第1层涂布膜4-1进行冲洗之后，在本实例中，对基板1进行热处理，使涂布膜4-1中的溶剂、用于冲洗的冲洗液发生气化。热处理条件的一实例是处理温度为100℃～150℃，处理时间为60秒～90秒。经过热处理后，对基板1进行冷却。由此，形成了第1层不溶化层5-1。
接着，如图17的A至图17的D所示，重复已参照图16的B至图16的E进行了说明的工序，在第1层不溶化层5-1上，形成第2层催化剂膜3-2和第2层涂布膜4-2。关于第2层催化剂膜3-2和第2层涂布膜4-2的材料、成膜条件、工艺的顺序以及热处理等所需的处理条件可以与第1层催化剂膜3-1以及第1层涂布膜4-1同样。这样一来，在本实例中沿着第2层催化剂膜3-2形成第2层不溶化层5-2，从而形成包含多个不溶化层的多层构造不溶化层5a，多个不溶化层在本实例中为不溶化层5-1和5-2这二层。
这样，在上述实施方式中已作说明的不溶化层5也可以是包含多层不溶化层的多层构造不溶化层5a。
图18的A表示利用第4实施方式的一实例的图形形成方法而形成的图形的实例的附图代用照片。图18的A所示的附图代用照片是截面SEM的照片，图18的B是表示图18的A所示的截面的复印图。
如图18的A以及图18的B所示，即使不溶化层是多层构造不溶化层5a，也能保持基板1的表面的凹凸，并且例如如点划线圆6内等所示，从凹部2a的底部、凸部2b的侧面到上表面保形地形成。
另外，图18的A以及图18的B所示的多层构造不溶化层5a是通过重复5次已参照图16的B至图16的E进行了说明的工序来形成的，且其内部包含五层不溶化层。
多层构造不溶化层5a不仅仅可以形成在使凹部2a和凸部2b重复形成的L/S图形上，而且还可以形成在例如凸部2b孤立形成的孤立图形上。将其作为第4实施方式的另一实例进行说明。
图19的A至图19的E、以及图20的A至图20的D是表示本发明的第4实施方式的另一实例的图形形成方法的剖视图。
首先，准备如图19的A所示具有孤立的凸部2b的基板1。
接着，如图19的B至图19的E所示，按照已参照图16的B至图16的E进行了说明的方法，在基板1上形成第1层催化剂膜3-1和第1层涂布膜4-1，并且，通过使第1层涂布膜4-1沿着第1层催化剂膜3-1发生反应，形成第1层不溶化层5-1。关于第1层催化剂膜3-1和第1层涂布膜4-1的材料、成膜条件、工艺的顺序以及热处理等所需的处理的条件可以与在上述一实例中已作说明的第1层催化剂膜3-1和第1层涂布膜4-1同样。
并且，如图20的A至图20的D所示，重复图19的B至图19的E所示的工序，在第1层不溶化层5-1上形成第2层催化剂膜3-2和第2层涂布膜4-2。关于第2层催化剂膜3-2和第2层涂布膜4-2的材料、成膜条件、工艺的顺序以及热处理等所需的处理的条件可以与第1层催化剂膜3-1、以及第1层涂布膜4-1同样。
图21的A是表示利用第4实施方式的另一实例的图形形成方法形成的图形的实例的附图代用照片。图21的A所示的附图代用照片是截面SEM照片，图21的B是表示图21A所示的截面的复印图。
如图21的A以及图21的B所示，即使基板1具有孤立的凸部2b，也能保持基板1的表面的凹凸，并且例如如点划线圆6内等所示，从凸部2b的底部、凸部2b的侧面到上表面保形地形成多层构造不溶化层5a。
另外，图21的A以及图21的B所示的多层构造不溶化层5a是通过重复5次已参照图19的B至图19的E作了说明的工序形成的，在其内部包含有五层不溶化层。
在这样第4实施方式的图形的形成方法中，形成的膜也是使用了涂布技术来分别形成本实例中作为多层不溶化层5a的基部的多个涂布膜而形成的。因此，能够以比堆积技术低的成本以及高生产率在基板的凹凸上形成保形的膜，保形的膜为本实例中的多层不溶化层5a。
以上，通过几种实施方式对本发明进行了说明，但本发明并不限于上述实施方式，还能进行各种变形。
例如，在第3实施方式中，作为半导体装置的制造方法的一实例，表示了在层间绝缘膜上形成L/S图形的实例，本发明也不只限于适用于层间绝缘膜上形成L/S图形。也可以适用于例如作为对基底层进行蚀刻时的掩膜的所谓硬掩膜的图形。
另外，本发明当然也适用于不仅进行蚀刻等加工、而且保持底部的凹凸地在必要处形成保形的膜。

Claims (20)

1.一种图形形成方法，其特征在于，该图形形成方法包括以下工序：
在具有凹凸的基底层上沿着该基底层的凹凸形成催化剂膜的工序；
在上述催化剂膜上涂布流动性材料而形成涂布膜的工序；
使上述涂布膜沿着上述催化剂膜进行反应，在上述涂布膜内形成不溶解于溶剂中的不溶化层工序；
以及使用上述溶剂除去上述涂布膜的未反应部分，而残留下上述不溶化层的工序。
2.根据权利要求1所述的图形形成方法，其特征在于，
上述催化剂膜的催化剂为碱性催化剂。
3.根据权利要求2所述的图形形成方法，其特征在于，
上述碱性催化剂是氨基系偶联剂，
上述流动性材料是被上述氨基系偶联剂甲硅烷化的SOG、或利用上述氨基系偶联剂来抑制可溶性的正性抗蚀剂、或利用上述氨基系偶联剂使交联度发生变化的MSQ系SOD。
4.根据权利要求2所述的图形形成方法，其特征在于，
上述碱性催化剂是氨基系偶联剂，
上述流动性材料是被上述氨基系偶联剂缩聚的密胺树脂或尿素树脂、或环氧树脂、或聚氨脂树脂。
5.根据权利要求1所述的图形形成方法，其特征在于，
上述催化剂膜的催化剂为酸性催化剂。
6.根据权利要求5所述的图形形成方法，其特征在于，
上述酸性催化剂是光致产酸剂，
上述流动性材料是被酸不溶化的负性抗蚀剂。
7.根据权利要求5所述的图形形成方法，其特征在于，
上述酸性催化剂是光致产酸剂，
上述流动性材料是被酸不溶化且未含有光致产酸剂的抗蚀剂。
8.根据权利要求1所述的图形形成方法，其特征在于，
上述催化剂膜的催化剂为金属催化剂。
9.根据权利要求8所述的图形形成方法，其特征在于，
上述金属催化剂是氯化铁，
上述流动性材料是被上述氯化铁缩聚的密胺树脂。
10.根据权利要求1所述的图形形成方法，其特征在于，
从难溶解于上述流动性材料的溶剂中的催化剂中选出上述催化剂膜的催化剂。
11.根据权利要求1所述的图形形成方法，其特征在于，
从使上述催化剂膜的催化剂难以溶解的溶剂中选出上述流动性材料的溶剂。
12.根据权利要求1所述的图形形成方法，其特征在于，
在形成上述涂布膜前，实施提高上述基板与上述催化剂膜的紧密接合性的处理。
13.根据权利要求1所述的图形形成方法，其特征在于，
上述催化剂膜的膜厚为10nm以下。
14.根据权利要求1所述的图形形成方法，其特征在于，
上述催化剂膜的膜厚为1nm以下。
15.根据权利要求1所述的图形形成方法，其特征在于，
使上述催化剂膜在上述基板的凹凸上保形地成膜。
16.根据权利要求15所述的图形形成方法，其特征在于，
在上述催化剂膜的催化剂上具有与上述基板结合的结合位置。
17.根据权利要求15所述的图形形成方法，其特征在于，
使用堆积技术和气体吸附技术形成上述催化剂膜。
18.根据权利要求1所述的图形形成方法，其特征在于，
从在没有上述催化剂膜的催化剂的状态下自身不发生反应的材料中选出上述流动性材料。
19.一种图形的形成方法，其特征在于，
使用上述权利要求1至18中任一项所述的图形形成方法，在上述基底层上的具有凹凸的牺牲膜图形上形成上述不溶化层，
对上述不溶化层进行蚀刻，使上述牺牲膜图形的顶部从上述不溶化层的顶部露出，
从上述露出的牺牲膜图形的顶部将上述牺牲膜图形除去，并残留下上述不溶化层。
20.一种半导体装置的制造方法，其特征在于，
使用上述权利要求1至18中任一项所述的图形形成方法，在上述基底层上的具有凹凸部的牺牲膜图形上形成上述不溶化层，
对上述不溶化层进行蚀刻，使上述牺牲膜图形的顶部从上述不溶化层的顶部露出，
从上述露出牺牲膜图形的顶部将上述牺牲膜图形除去，并残留下上述不溶化层，
将上述不溶化层用作掩膜，对上述基底层进行蚀刻，而将上述基底层加工成规定的图形。
CN200910006588A 2008-02-28 2009-02-19 图形形成方法以及半导体装置的制造方法 Pending CN101521152A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008048611A JP4476336B2 (ja) 2008-02-28 2008-02-28 パターン形成方法及び半導体装置の製造方法
JP2008048611 2008-02-28

Publications (1)

Publication Number Publication Date
CN101521152A true CN101521152A (zh) 2009-09-02

Family

ID=41013449

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910006588A Pending CN101521152A (zh) 2008-02-28 2009-02-19 图形形成方法以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US8168377B2 (zh)
JP (1) JP4476336B2 (zh)
KR (1) KR20090093788A (zh)
CN (1) CN101521152A (zh)
TW (1) TW201003781A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
JP6097649B2 (ja) * 2013-07-17 2017-03-15 富士フイルム株式会社 半導体製造プロセス用レジスト組成物、それを用いたレジスト膜、レジスト塗布マスクブランクス、及びレジストパターン形成方法、並びに、電子デバイスの製造方法
US9455177B1 (en) * 2015-08-31 2016-09-27 Dow Global Technologies Llc Contact hole formation methods
JP6809315B2 (ja) * 2017-03-15 2021-01-06 東京エレクトロン株式会社 半導体装置の製造方法及び真空処理装置
JP2022185487A (ja) * 2021-06-02 2022-12-14 東京エレクトロン株式会社 成膜方法及び成膜装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3071401B2 (ja) 1996-07-05 2000-07-31 三菱電機株式会社 微細パターン形成材料及びこれを用いた半導体装置の製造方法並びに半導体装置
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3189773B2 (ja) * 1998-01-09 2001-07-16 三菱電機株式会社 レジストパターン形成方法及びこれを用いた半導体装置の製造方法並びに半導体装置
JPH11204339A (ja) 1998-01-19 1999-07-30 Tokin Corp 積層型インピーダンス素子
JP3895269B2 (ja) * 2002-12-09 2007-03-22 富士通株式会社 レジストパターンの形成方法並びに半導体装置及びその製造方法
JP4417191B2 (ja) 2003-08-04 2010-02-17 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法
TW200506538A (en) * 2003-08-04 2005-02-16 Fujitsu Ltd Resist pattern thickening material, process for forming resist pattern using the same, and process for manufacturing semiconductor device using the same

Also Published As

Publication number Publication date
TW201003781A (en) 2010-01-16
JP4476336B2 (ja) 2010-06-09
JP2009204998A (ja) 2009-09-10
US20090220898A1 (en) 2009-09-03
US8168377B2 (en) 2012-05-01
KR20090093788A (ko) 2009-09-02

Similar Documents

Publication Publication Date Title
CN101521152A (zh) 图形形成方法以及半导体装置的制造方法
JP5060129B2 (ja) ビア・ファースト・デュアルダマシン相互接続配線形成のための構造体充填方法
CN101676801A (zh) 光刻方法
JP2009507135A (ja) 無電解銅メッキによってパターン化銅線を形成するためのシステムおよび方法
JP2007019161A (ja) パターン形成方法及び被膜形成装置
US20080318169A1 (en) Pattern forming method
KR20110120208A (ko) 반도체 기판의 표면 처리 방법
KR101276948B1 (ko) 반도체 장치의 제조 방법
JP2012519959A (ja) パターンを形成する方法
US20090170310A1 (en) Method of forming a metal line of a semiconductor device
TWI817529B (zh) 具有鑲嵌結構之半導體元件的製備方法
US7064075B2 (en) Method for manufacturing semiconductor electronics devices
CN101051612A (zh) 硅化金属阻止区的形成方法及半导体器件的制造方法
JP3941485B2 (ja) 多層配線形成方法及び半導体素子の製造方法
TW201128683A (en) Lithography patterning method and double patterning method
US20040040934A1 (en) Method of etching a photoresist layer disposed on a semiconductor substrate
JP2003133412A (ja) 銅に対する誘電体層の接着改良方法
TW569342B (en) Method for forming a pattern in a semiconductor substrate
US7482225B2 (en) Method of fabricating floating gate of flash memory device
CN116755292A (zh) 光刻方法及衬底结构
JP2008135649A (ja) 半導体装置の製造方法
KR100320445B1 (ko) 반도체장치의트렌치형성방법
JP2002110509A (ja) 電子デバイスの製造方法
CN116779424A (zh) 光罩的制备方法及半导体元件的制备方法
CN116805614A (zh) 半导体元件的制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20090902

C20 Patent right or utility model deemed to be abandoned or is abandoned