KR20110120208A - 반도체 기판의 표면 처리 방법 - Google Patents

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히사시 오꾸찌
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가부시끼가이샤 도시바
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Abstract

반도체 기판의 표면 처리 방법은, 레지스트에 덮인 제1 패턴과, 상기 레지스트에 덮여 있지 않은 제2 패턴을 갖는 반도체 기판에 레지스트 비용해성의 제1 약액을 공급하여 상기 제2 패턴에 대한 약액 처리를 행하는 공정과, 상기 제1 약액의 공급 후에, 상기 반도체 기판에 발수화제와 레지스트 용해성의 제2 약액의 혼합액을 공급하여, 적어도 상기 제2 패턴의 표면에 발수성 보호막을 형성함과 함께 상기 레지스트를 박리하는 공정과, 상기 발수성 보호막의 형성 후에 물을 사용하여 상기 반도체 기판을 린스하는 공정과, 린스한 상기 반도체 기판을 건조시키는 공정을 구비한다.

Description

반도체 기판의 표면 처리 방법{SURFACE TREATMENT METHOD OF SEMICONDUCTOR SUBSTRATE}
본 출원은 일본 특허 출원 제2010-103943호(2010년 4월 28일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명의 실시 형태는, 반도체 기판의 표면 처리 방법에 관한 것이다.
최근, 반도체 소자의 미세화에 수반하여, 리소그래피의 노광 해상 한계 미만의 치수를 갖는 패턴을 형성하는 방법이 요구되고 있다. 그 하나의 방법으로서, 더미 패턴(코어재)의 측면에 측벽 패턴을 형성하고, 그 측벽 패턴을 마스크로 하여 피가공막의 에칭을 행하는 방법이 알려져 있다. 측벽 패턴 사이의 더미 패턴은 습윤 처리에 의해 제거된다. 이 습윤 처리 후의 건조 처리시에, 측벽 패턴 사이에 인입된 약액(또는 순수)의 표면 장력에 의해 측벽 패턴이 도괴된다는 문제가 있었다. 웨이퍼 상의 순수를, 순수보다 표면 장력이 작은 IPA(이소프로필알코올)로 치환한 후 건조함으로써 패턴의 도괴를 방지하는 방법이 알려져 있다. 그러나, IPA를 사용해도, 상술한 바와 같은 방법으로 형성된 미세 패턴의 도괴를 방지하는 것은 곤란했다.
또한, 통상 1개의 칩에는 복수의 패턴이 존재하고 있고, 레지스트 패터닝과, 습식 에칭이나 건식 에칭 등의 에칭 처리를 행하여 이종(異種) 패턴이 구분 제작된다. 레지스트에 덮여 있지 않은 영역에 있어서 패턴의 에칭이 행해진 후, 레지스트 박리를 위해, 애싱 및/또는 SPM(Sulfuric acid Hydrogen Peroxide Mixture) 처리가 행해진다. 그러나, 이러한 방법은 공정수가 많아, 제조 비용이 증대된다는 문제가 있었다. 또한, 습윤 처리에 의해 레지스트를 박리한 후 기판을 건조시킬 때에, 미세 패턴이 도괴될 우려가 있었다.
본 실시 형태에 따르면, 반도체 기판의 표면 처리 방법은, 레지스트에 덮인 제1 패턴과, 상기 레지스트에 덮여 있지 않은 제2 패턴을 갖는 반도체 기판에 레지스트 비용해성의 제1 약액을 공급하여 상기 제2 패턴에 대한 약액 처리를 행하는 공정과, 상기 제1 약액의 공급 후에, 상기 반도체 기판에 발수화제와 레지스트 용해성의 제2 약액의 혼합액을 공급하여, 적어도 상기 제2 패턴의 표면에 발수성 보호막을 형성함과 함께 상기 레지스트를 박리하는 공정과, 상기 발수성 보호막의 형성 후에 물을 사용하여 상기 반도체 기판을 린스하는 공정과, 린스한 상기 반도체 기판을 건조시키는 공정을 구비하는 것이다.
본 실시 형태에 따르면, 비교적 적은 공정수에 의해, 패턴의 도괴를 방지할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 실시 형태에 관한 반도체 기판의 표면 처리 장치의 개략 구성도.
도 2는, 본 발명의 실시 형태에 관한 반도체 기판의 표면 처리 방법을 설명하는 흐름도.
도 3은, 세정 시퀀스와 패턴에 대한 물의 접촉각의 관계를 나타내는 그래프.
도 4는, 패턴에 관한 액체의 표면 장력을 설명하는 도면.
도 5는, 측벽 전사 프로세스를 설명하는 공정 단면도.
도 6은, 측벽 전사 프로세스를 설명하는 공정 단면도.
도 7은, 코어재의 치수와 패턴 도괴의 관계를 나타내는 그래프.
도 8은, 측벽 전사 프로세스에 있어서의 측벽 패턴의 단면을 도시하는 도면.
도 9는, 패턴에 관한 액체의 표면 장력을 설명하는 도면.
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
도 1에 본 발명의 실시 형태에 관한 반도체 기판의 표면 처리 장치의 개략 구성을 도시한다. 표면 처리 장치는, 기판 유지 회전부(100) 및 약액 등 공급부(200)를 구비한다.
기판 유지 회전부(100)는, 처리 챔버를 구성하는 스핀 컵(101), 회전축(102), 스핀 베이스(103) 및 척 핀(104)을 갖는다. 회전축(102)은 대략 연직 방향으로 연장되고, 회전축(102)의 상단부에 원반 형상의 스핀 베이스(103)가 장착되어 있다. 회전축(102) 및 스핀 베이스(103)는, 도시하지 않은 모터에 의해 회전시킬 수 있다.
척 핀(104)은 스핀 베이스(103)의 주연부에 설치되어 있다. 척 핀(104)이 기판(웨이퍼) W를 끼움 지지함으로써, 기판 유지 회전부(100)는 기판 W를 대략 수평하게 유지하여 회전시킬 수 있다.
기판 W의 표면의 회전 중심 부근에, 약액 등 공급부(200)로부터 액체가 공급되면, 액체는 기판 W의 반경 방향으로 퍼진다. 또한, 기판 유지 회전부(100)는, 기판 W의 스핀 건조를 행할 수 있다. 기판 W의 반경 방향으로 비산한 여분의 액체는, 스핀 컵(101)에 포착되어, 폐액관(105)을 통해 배출된다.
약액 등 공급부(200)는, 기판 W 표면에, IPA, 순수, 제1 약액, 제2 약액과 발수화제의 혼합액, 제3 약액 등을 공급할 수 있다.
IPA는, 공급 라인(210)을 통해 공급되어, 노즐(211)로부터 토출된다.
마찬가지로, 순수는, 공급 라인(220)을 통해 공급되어, 노즐(221)로부터 토출된다.
제1 약액은, 공급 라인(230)을 통해 공급되어, 노즐(231)로부터 토출된다. 제1 약액은 레지스트 비용해성의 약액이며, 예를 들어 BHF(버퍼드불산), HF(불산), H3PO4(인산) 등이다. 또한, 제1 약액으로서는, 레지스트와 패턴의 계면에 스며들기 어려운 것이 바람직하다.
제2 약액과 발수화제의 혼합액은, 공급 라인(240)을 통해 공급되어, 노즐(241)로부터 토출된다. 제2 약액은 레지스트 용해성의 약액(유기 재료의 친용매)이며, 프로필렌글리콜 모노메틸에테르아세테이트(PGMEA) 등의 시너이다. 발수화제는, 기판 W의 표면에 형성된 볼록 형상 패턴의 표면에 발수성 보호막을 형성하고, 패턴 표면을 발수화하는 약액이며, 예를 들어 실란 커플링제이다. 실란 커플링제는, 분자 중에 무기 재료와 친화성, 반응성을 갖는 가수분해기와, 유기 재료와 화학 결합하는 유기 관능기를 갖는 것이며, 예를 들어 헥사메틸디실라잔(HMDS), 테트라메틸실릴디에틸아민(TMSDEA) 등을 사용할 수 있다. 볼록 형상 패턴의 표면의 발수화에 대해서는 후술한다. 제2 약액과 발수화제는 도시하지 않은 혼합 밸브에 의해 노즐(241) 근방에서 혼합되도록 해도 된다.
제3 약액은, 공급 라인(250)을 통해 공급되어, 노즐(251)로부터 토출된다. 제3 약액은 레지스트 비용해성 또는 레지스트 난용성의 약액이며, 예를 들어 SC1(암모니아과수）, SC2(염산과수）, 황산, H2O2(과산화수소)수, O3(오존) 가스 용해수 등의 산화제이다. 기판 W의 표면에 형성된 볼록 형상 패턴이 실리콘계 막이었던 경우, 제3 약액은, 볼록 형상 패턴 표면을 산화할 수 있다.
또한, 일반적으로, 산화력이 강한 약액일수록 레지스트의 용해 속도나 레지스트와 패턴 계면으로의 스며듦량이 커지는 경향이 있으므로, 제3 약액에 의한 레지스트의 침식을 억제 가능한 예를 들어 계면 활성제 첨가 BHF에 이어서 H2O2나 O3 등의 산화제를 연속적으로 공급하도록 해도 된다.
또한, 표면 처리 장치는, 도시하지 않은 엑시머 UV(자외선) 조사부를 구비한다. 엑시머 UV 조사부는, 반도체 기판 W에 UV광을 조사하여, 볼록 형상 패턴을 잔존시키고 발수성 보호막을 제거할 수 있다. 자외선 조사 이외의 방법으로, 볼록 형상 패턴을 잔존시키고 발수성 보호막을 제거하는 제거부를 설치해도 된다.
이러한 표면 처리 장치를 사용하여 반도체 기판의 표면 처리를 행하는 방법에 대해 도 2에 나타낸 흐름도를 사용하여 설명한다. 또한, 기판 유지 회전부(100) 및 약액 등 공급부(200)의 동작은 도시하지 않은 제어부에 의해 제어할 수 있다.
(스텝 S101)
표면의 소정의 영역에 복수 종류의 볼록 형상 패턴을 갖는 처리 대상의 반도체 기판 W가 반송부(도시하지 않음)에 의해 반입되어, 기판 유지 회전부(100)에 유지된다. 볼록 형상 패턴은, 예를 들어 라인 앤 스페이스 패턴이다. 볼록 형상 패턴은, 예를 들어 RIE(Reactive Ion Etching)법에 의해 형성된다. 또한, 레지스트 패터닝에 의해, 레지스트에 덮여 있는 볼록 형상 패턴과, 레지스트에 덮여 있지 않은 볼록 형상 패턴이 혼재되어 있다. 볼록 형상 패턴의 적어도 일부가, 실리콘을 포함하는 막으로 형성되어 있어도 된다.
(스텝 S102)
반도체 기판 W를 소정의 회전 속도로 회전시켜, 약액 등 공급부(200)로부터 반도체 기판 W의 표면의 회전 중심 부근에 제1 약액을 공급한다. 제1 약액이 반도체 기판 W의 회전에 의한 원심력을 받아 반도체 기판 W 표면 전역에 골고루 퍼져, 반도체 기판 W의 약액 처리(예를 들어 세정 처리)가 행해진다. 제1 약액은 레지스트 비용해성의 약액이기 때문에, 레지스트는 제거되지 않는다.
(스텝 S103)
약액 등 공급부(200)로부터 반도체 기판 W의 표면의 회전 중심 부근에 순수를 공급한다. 순수가 반도체 기판 W의 회전에 의한 원심력을 받아 반도체 기판 W 표면 전역에 골고루 퍼진다. 이에 의해, 반도체 기판 W의 표면에 잔류하고 있었던 제1 약액을 순수에 의해 씻어내는 순수 린스 처리가 행해진다.
(스텝 S104)
약액 등 공급부(200)로부터 반도체 기판 W의 표면의 회전 중심 부근에 IPA 등의 알코올을 공급한다. IPA가 반도체 기판 W의 회전에 의한 원심력을 받아 반도체 기판 W 표면 전역에 골고루 퍼진다. 이에 의해, 반도체 기판 W의 표면에 잔류하고 있었던 순수를 IPA로 치환하는 알코올 린스 처리가 행해진다.
(스텝 S105)
약액 등 공급부(200)로부터 반도체 기판 W의 표면의 회전 중심 부근에 혼합액(제2 약액+발수화제)을 공급한다. 혼합액이 반도체 기판 W의 회전에 의한 원심력을 받아 반도체 기판 W 표면 전역에 골고루 퍼진다. 혼합액 중 제2 약액은, 레지스트 용해성의 약액이기 때문에, 반도체 기판 W 상의 레지스트가 제거된다. 또한, 혼합액 중 발수화제에 의해, 볼록 형상 패턴의 표면에 습윤성이 낮은 보호막(발수성 보호막)이 형성된다.
이 발수성 보호막은, 실란 커플링제의 에스테르 반응이 일어남으로써 형성된다. 따라서, 어닐 처리를 행하여 액온을 상승시키거나, 엑시머 UV 조사부로부터 자외선을 조사함으로써 반응을 촉진시키도록 해도 된다.
볼록 형상 패턴이 실리콘 질화막이나 폴리실리콘 등의 실리콘계 막인 경우는 실란 커플링제를 사용한 실릴화 처리를 행해도 실릴화 반응이 불충분하게 되어, 충분한 발수성을 얻을 수 없는 경우가 있다. 그 경우, 스텝 S102에, 약액 등 공급부(200)로부터 공급되는 제3 약액을 사용한 약액 처리를 추가하여, 실리콘계 재료의 표면을 실리콘 산화물계의 화학 산화막으로 바꾸는 것이 적합하다. 그 후에, 실릴화 처리를 행함으로써, 실릴화 처리 후의 발수성을 향상시킬 수 있다.
예를 들어, 볼록 형상 패턴이 실리콘계 막인 경우는, 도 3에 나타낸 바와 같이, dHF(희불산) 처리만을 행하여 발수성 보호막을 형성하면, 패턴에 대한 물의 접촉각은 89도이다. 이것에 H2O2 처리를 첨가하면, 접촉각은 95도까지 향상된다. 이것은 실리콘계 막의 표면에 적당한 산화막이 형성되어, 발수성 보호막이 형성되기 쉬워졌기 때문이라고 생각할 수 있다.
또한, RIE(Reactive Ion Etching) 가공 후에는 가공 잔사가 많이 발생한다. 가공 잔사가 남은 상태에서는 발수성 보호막은 형성되기 어렵다. 따라서, 스텝 S102에 있어서 제1 약액을 사용한 약액 처리를 행하여 잔사를 제거하는 것은, 발수성 보호막을 형성하는 데 있어서도 유효하다. 또한, RIE 가공에 의해 패턴 표면에 플라즈마 데미지가 축적되어 댕글링 본드를 할 수 있다. 산화 효과가 있는 약액으로 개질 처리하면, 댕글링 본드는 OH기로 수식된다. OH기가 많이 존재하면, 실릴화 반응 확률이 높아져, 발수성 보호막이 형성되기 쉬워지기 때문에, 보다 높은 발수도를 얻을 수 있다. 이 예에서는, 미세 패턴이 실리콘 산화막인 경우이어도 효과를 얻을 수 있다.
또한, 상기 설명에서는, 반도체 기판 W의 세정 후에, 세정 약액(제1 약액)과는 서로 다른 처리 약액(제3 약액)에 의해 반도체 기판 W의 표면을 개질하는 예를 나타냈지만, 세정 약액이 개질 효과를 겸하는, 즉 산화 효과를 갖는 것이면 별도 개질 처리를 행하지 않아도 상관없다.
(스텝 S106)
약액 등 공급부(200)로부터 반도체 기판 W의 표면의 회전 중심 부근에 IPA를 공급한다. IPA가 반도체 기판 W의 회전에 의한 원심력을 받아 반도체 기판 W 표면 전역에 골고루 퍼진다. 이에 의해, 반도체 기판 W의 표면에 잔류하고 있었던 제2 약액이나 미반응의 실란 커플링제를 IPA로 치환하는 알코올 린스 처리가 행해진다.
(스텝 S107)
약액 등 공급부(200)로부터 반도체 기판 W의 표면의 회전 중심 부근에 순수를 공급한다. 순수가 반도체 기판 W의 회전에 의한 원심력을 받아 반도체 기판 W 표면 전역에 골고루 퍼진다. 이에 의해, 반도체 기판 W의 표면에 잔류하고 있었던 IPA를 순수에 의해 씻어내는 순수 린스 처리가 행해진다.
(스텝 S108)
반도체 기판 W의 건조 처리를 행한다. 예를 들어 반도체 기판 W의 회전 속도를 소정의 스핀 건조 회전 속도로 올려, 반도체 기판 W의 표면에 남아 있는 순수를 원심 탈수하여 건조시키는 스핀 건조 처리를 행한다.
반도체 기판 W에 형성되어 있는 볼록 형상 패턴은 발수성 보호막에 덮여 있기 때문에, 액체의 접촉각 θ가 커진다. 도 4에 반도체 기판 W 상에 형성되어 있는 패턴(4)의 일부가 액체(5)에 젖은 상태를 나타낸다. 여기서, 패턴(4) 사이의 거리를 SPACE, 패턴(4)의 높이를 H, 액체(5)의 표면 장력을 γ로 하면, 패턴(4)에 가해지는 힘 P는 P=2×γ×cosθㆍH/SPACE …(식 1)로 된다.
θ가 90°에 접근함으로써, cosθ가 0에 가까워져, 건조 처리시에 패턴에 작용하는 힘 P가 작아지는 것을 알 수 있다. 이에 의해 건조 처리시에 패턴이 도괴되는 것을 방지할 수 있다.
(스텝 S109)
엑시머 UV 조사부로부터 자외선을 조사하여, 볼록 형상 패턴 표면에 형성된 발수성 보호막을 제거한다. 본 실시 형태는 반도체 기판 W의 표면을 세정ㆍ건조시키는 것이므로, 발수성 보호막의 제거를 행함으로써 청정화 공정이 종료로 된다. 또한, 이 공정 후의 공정에서 발수성 보호막이 제거되는 경우에는 건조 후, 바로 발수성 보호막을 제거하지 않아도 상관없다.
이와 같이, 본 실시 형태에서는, 레지스트 패턴이 설치된 반도체 기판 W 표면의 세정을 행할 때에, 기판 표면에 발수성 보호막을 형성하는 것과, 레지스트를 박리하는 것을 동시에 (동일한 공정에서) 행한다. 따라서, 건조 처리시의 볼록 형상의 미세 패턴 도괴를 방지함과 함께, 레지스트 박리 공정을 별도로 추가할 필요가 없기 때문에 제조 비용을 삭감할 수 있다. 이상 설명한 실시 형태에 따르면, 그다지 제조 공정수를 많게 하지 않고 패턴 도괴를 방지하는 것이 가능해진다.
기판 상에 형성된 패턴의 도괴를 방지하기 위해서는, 패턴에 가해지는 힘(상기 식 1로 나타내어지는 P)을 저감시킬 필요가 있다. 상기 식 1의 파라미터 중, SPACE는 패턴 치수로 결정되는 고정 파라미터이고, 습윤성 cosθ는 미세 패턴(의 표면)을 구성하는 물질과 액체의 관계로 결정되는 고정 파라미터이기 때문에, 종래의 기판 처리에서는 표면 장력 γ에 착안하여, γ가 작은 액체를 사용함으로써 패턴에 가해지는 힘의 저감을 도모하고 있었다. 그러나, γ를 낮추는 것에도 한계가 있어, 패턴 도괴를 방지할 수 없게 되어 있었다.
이에 반해, 상술한 바와 같이, 본 실시 형태에 의한 표면 처리 방법은, 패턴 표면에 발수성 보호막을 형성하고, 습윤성 cosθ를 제어함으로써 건조 처리시에 패턴에 가해지는 힘을 매우 작게 하여, 패턴 도괴를 방지 가능하게 했다.
상기 실시 형태에 의한 표면 처리 방법은, 종횡비가 8 이상일 때의 패턴 도괴 방지에 특히 효과가 있다.
상기 실시 형태에서는 발수성 보호막의 형성 공정(스텝 S105)의 전후에 알코올 린스 처리를 행하고 있었다(스텝 S104, S106). 이것은 발수성 보호막의 형성 시에 사용하는 실란 커플링제가 종류에 따라서는 순수로 치환 가능하지 않은 경우가 있기 때문이다. 따라서, 사용하는 실란 커플링제가 순수로 치환 가능한 물질인 경우는, 이 알코올 린스 처리를 생략할 수 있다.
상기 실시 형태에 있어서, 발수화제로서 사용하는 실란 커플링제가 IPA 중의 히드록실기에 의해 가수분해를 일으켜 발수화 능력이 저하될 우려가 있는 경우는, 발수화제를 공급하기 전에 반도체 기판 상의 IPA를 시너로 치환해도 된다.
상기 실시 형태에 관한 표면 처리 장치는, 측벽 전사 프로세스에 의해 이종 패턴을 구분 제작할 때의 코어재의 제거, 기판의 세정, 건조에 적용하는 것이 바람직하다.
측벽 전사 프로세스는, 도 5의 (a)에 도시한 바와 같이, 우선, 반도체 기판(도시하지 않음) 상에 형성된 제1 막(501) 상에 제2 막(502)을 형성한다. 제1 막(501)은 게이트 재료막이나, 가공 대상 상의 하드 마스크이다. 그리고, 제2 막(502) 상에 라인 앤 스페이스 패턴을 갖는 레지스트(503)를 형성한다.
제1 막(501)은, 복수의 층으로 이루어지는 막이어도 되고, 예를 들어, 플래시 메모리의 스택 게이트 구조를 구성하는 컨트롤 게이트 전극막, 전극간 절연막, 전하 축적막이어도 된다.
제2 막(502)은, C, SiO2, SiN 등으로 이루어지고, 그 막 두께는, 제1 막(501)과, 후의 공정에서 형성되는 제3 막(505)과의 에칭 선택비 등에 기초하여 결정된다.
레지스트(503)는, 반도체 기판에 있어서의 영역 A2보다도 영역 A1 쪽이 피치가 작은 미세 패턴으로 되도록 형성된다. 예를 들어, 영역 A1은 메모리 셀부에 대응하고, 영역 A2는 주변 회로부에 대응한다.
다음에, 도 5의 (b)에 도시한 바와 같이, 레지스트(503)를 마스크로 하여 제2 막(502)에 에칭을 실시하고, 패턴을 전사한다.
다음에, 도 5의 (c)에 도시한 바와 같이, 제2 막(502)에 슬리밍 처리를 실시하고, 영역 A1에 있어서의 제2 막(502)의 폭을 1/2 정도로 가늘게 하여 코어재(504)로 가공한다. 이때, 영역 A2에 있어서의 제2 막(502)의 폭도 다소 가늘어지지만, 영역 A2의 코어재(504) 쪽이 영역 A1의 코어재(504)보다 폭이 크다. 레지스트(503)는 슬리밍 처리 전 또는 후에 제거된다. 슬리밍 처리는, 습윤 처리, 건조 처리, 또는 습윤 처리와 건조 처리의 조합에 의해 행해진다.
다음에, 도 5의 (d)에 도시한 바와 같이, CVD(Chemical Vapor Deposition)법 등에 의해, 코어재(504)의 상면 및 측면을 일정한 막 두께로 덮도록 제3 막(505)을 형성한다. 제3 막(505)은, 코어재(504)와의 에칭 선택비를 크게 취할 수 있는 재료로 형성된다. 예를 들어, 코어재(504)가 SiO2로 이루어지는 경우는, 제3 막(505)에 Si, SiN 등을 사용한다.
다음에, 도 6의 (a)에 도시한 바와 같이, 코어재(504)의 상면이 노출될 때까지 제3 막(505)을 건식 에칭한다. 건식 에칭은, 코어재(504)에 대해 선택성을 갖는 에칭 조건에서 행해진다. 이에 의해, 제3 막(505)은, 코어재(504)의 측면을 따라 스페이서 형상으로 잔류한다. 이때에 잔류하는 제3 막(505)은, 코어재(504) 측면 상부에 상단부(505a)가 접촉하여 위치함과 함께, 코어재(504)의 외측을 향해 상측부가 볼록하게 만곡한 형상을 이루고 있다.
다음에, 피치가 서로 다른 패턴을 구분 제작하기 위해, 도 6의 (b)에 도시한 바와 같이, 레지스트(506)를 형성하고, 영역 A2의 코어재(504) 및 제3 막(505)을 덮고, 영역 A1의 코어재(504) 및 제3 막(505)을 노출시키도록 패턴 가공한다. 이 공정까지 행해진 반도체 기판이 상기 실시 형태에 관한 표면 처리 장치에 반입되고, 이후의 공정은 표면 처리 장치에 의해 행해진다.
표면 처리 장치의 약액 등 공급부(200)가 제1 약액을 공급하여, 도 6의 (c)에 도시한 바와 같이, 영역 A1의 코어재(504)를 습식 에칭 처리로 제거한다. 제3 막(505)은, 인접하는 2개의 패턴의 상단부의 거리(스페이스 패턴의 개구 폭 치수)가 좁은 것과, 넓은 것이 교대로 존재하는 비대칭인 형상이 된다. 또한, 약액 등 공급부(200)가 제3 약액을 공급하여, 제3 막(505)의 표면을 산화해도 된다. 이때, 제3 막(505)은 종횡비가 예를 들어 8 이상으로 된다.
다음에, 약액 등 공급부(200)가 제2 약액과 발수화제의 혼합액을 공급하여, 도 6의 (d)에 도시한 바와 같이, 레지스트(506)를 제거함과 함께, 제3 막(505)의 표면에 발수성 보호막(도시하지 않음)을 형성한다. 혼합액의 공급의 전후에, 약액 등 공급부(200)가 IPA를 공급하여, 알코올 린스 처리를 행해도 된다.
다음에, 약액 등 공급부(200)가 순수를 공급하여 패턴을 세정한 후, 건조 처리를 행한다. 여기서, 영역 A1에 있어서의 제3 막(505)과 같은 비대칭 형상의 패턴을 세정하여 건조시키는 경우, 도 6의 (e)에 도시한 바와 같이, 스페이스 부분의 린스액의 액면 하강 속도가 크게 상이하여, 패턴에 큰 힘이 가해지기 쉬워 패턴 도괴의 방지가 곤란했다.
또한, 패턴 표면의 발수성 보호막을 제거하여 얻어진 제3 막(505)의 패턴을 마스크로 하여, 피가공체인 제1 막(501)이나 그 하방의 반도체 기판 등을 건식 에칭하여 패턴을 전사한 후, 건식 에칭에 의한 반응 부생성물을 세정하여 제거한다. 이때, 마스크로서 사용한 제3 막(505)의 비대칭이며 상측부가 볼록하게 만곡한 형상의 영향을 받아, 전사된 피가공체에 있어서도, 스페이스 패턴의 개구 폭 치수의 편차가 잔존한다. 그로 인해, 피가공체의 패턴을 세정하여 건조시킬 때, 제3 막(505)의 패턴의 경우와 마찬가지로, 스페이스 부분의 린스액의 액면 하강 속도가 크게 상이하여, 패턴에 큰 힘이 가해지기 쉬워 패턴 도괴의 방지가 역시 곤란했다.
그러나, 상기 실시 형태에 관한 표면 처리 장치를 사용함으로써, 측벽 전사 프로세스에 의해 형성된 비대칭 형상의 패턴이어도, 패턴 표면의 발수화 처리를 행함으로써 패턴의 도괴를 방지하면서 기판을 세정ㆍ건조시킬 수 있다. 또한, 발수성 보호막의 형성과, 이종 패턴의 구분 제작하기 위해 형성한 레지스트(506)의 박리를 동시에 행하기 때문에, 공정수를 저감시켜 제조 비용을 삭감할 수 있다.
도 7에, 측벽 전사 프로세스에 의해 형성된 측벽 패턴의 표면에 대한 발수화 처리를 행한 경우와 행하지 않은 경우의 각각에 대해, 치수와 패턴 도괴의 유무의 관계의 일례를 나타낸다. 그래프의 횡축은, 슬리밍 처리 후의 코어재의 치수를 나타내고, 도 5의 (c)의 L1에 상당한다. 그래프의 종축은, 코어재 제거 후의 스페이스 치수(원래 코어재가 있었던 부분의 치수)를 나타내고, 도 6의 (c)의 L2에 상당한다.
도 7의 (a)는 발수화 처리를 행하지 않은 경우의 결과를 나타내고, 도 7의 (b)는 발수화 처리를 행한 경우의 결과를 나타낸다. 도 7의 (a)의 그래프로부터, 치수 L1이 20.9nm 미만이 되면 치수 L2가 0이 되는, 즉 패턴 도괴가 발생하고 있는 것을 알 수 있다. 한편, 도 7의 (b)의 그래프로부터, 치수 L1이 14.2nm 이상인 범위에서는, 패턴 도괴가 발생하지 않는 것을 알 수 있다. 따라서, 패턴 표면의 발수화 처리를 행함으로써, 보다 미세한 패턴에 있어서도 패턴 도괴를 방지할 수 있는 것을 알 수 있다.
도 8의 (a)는, 코어재(코어재(504))의 재료를 TEOS, 측벽(측벽 패턴(505))의 재료를 아몰퍼스 실리콘으로 한 패턴의 단면을 나타낸다. 이 패턴에 대해, 불산 처리를 행하여 코어재를 제거한 후 기판을 린스ㆍ건조한 경우의 패턴 단면을 도 8의 (b)에 나타낸다. 또한, 불산 처리 및 오존 용해수 처리를 행하고, 패턴 표면을 친수화하여, 기판을 린스ㆍ건조한 경우의 패턴 단면을 도 8의 (c)에 나타낸다. 또한, 불산 처리, H2O2 처리 및 발수화 처리를 행하고, 패턴 표면을 발수화하여, 기판을 린스ㆍ건조한 경우의 패턴 단면을 도 8의 (d)에 나타낸다.
도 8의 (b), (c)에서는 패턴이 도괴되고 있는 것에 반해, 도 8의 (d)에서는 패턴 도괴가 발생하고 있지 않다. 상술한 바와 같이, H2O2 처리에 의해 발수성 보호막이 형성되기 쉬워진 것으로, 미세한 패턴의 도괴를 방지할 수 있는 것을 알 수 있다.
상기 식 1 및 도 4로부터 알 수 있는 바와 같이, 패턴(4)에 가해지는 힘 P는 표면 장력 γ의 수직 성분에 의존한다. 따라서, 도 9의 (a)에 도시한 바와 같이, 패턴의 상부가 경사진 구조로 함으로써, 표면 장력 γ의 수직 성분을 작게 하여, 패턴에 가해지는 힘을 저감시킬 수 있다.
이러한 구조는, 패턴을 RIE 처리할 때에, 온도를 낮게 하거나, 마스크 재료와 패턴 재료의 선택비가 작은 조건으로 함으로써 형성할 수 있다.
또한, 도 9의 (b)에 도시한 바와 같이, 패턴 전체가 경사진 구조이어도 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시 형태 그대로 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구체화할 수 있다. 또한, 상기 실시 형태에 개시되어 있는 복수의 구성 요소의 적절한 조합에 의해 다양한 발명을 형성할 수 있다. 예를 들어, 실시 형태에 나타내어지는 전체 구성 요소로부터 몇 개의 구성 요소를 삭제해도 된다. 또한, 다른 실시 형태에 걸친 구성 요소를 적절히 조합해도 된다.

Claims (20)

  1. 레지스트에 덮인 제1 패턴과, 상기 레지스트에 덮여 있지 않은 제2 패턴을 갖는 반도체 기판에 레지스트 비용해성의 제1 약액을 공급하여 상기 제2 패턴에 대한 약액 처리를 행하고,
    상기 제1 약액의 공급 후에, 상기 반도체 기판에 발수화제와 레지스트 용해성의 제2 약액의 혼합액을 공급하여, 적어도 상기 제2 패턴의 표면에 발수성 보호막을 형성함과 함께 상기 레지스트를 박리하고,
    상기 발수성 보호막의 형성 후에 물을 사용하여 상기 반도체 기판을 린스하고,
    린스한 상기 반도체 기판을 건조시키는 반도체 기판의 표면 처리 방법.
  2. 제1항에 있어서, 상기 제2 패턴은, 코어재의 측면에 형성된 피복막을 포함하고, 상기 제1 약액의 공급에 수반하는 약액 처리에 의해 상기 코어재가 제거되는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  3. 제2항에 있어서, 상기 코어재의 상면 및 측면을 덮도록 상기 피복막을 형성하고,
    상기 코어재의 상면이 노출될 때까지 상기 피복막을 건식 에칭으로 제거하여 상기 제2 패턴을 형성하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  4. 제3항에 있어서, 상기 제1 패턴 및 상기 제2 패턴은 라인 앤 스페이스 패턴을 갖고, 상기 제2 패턴은 상기 제1 패턴보다 피치가 작은 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  5. 제4항에 있어서, 상기 제2 패턴은 상기 반도체 기판에 있어서의 메모리 셀부에 형성되고, 상기 제1 패턴은 상기 반도체 기판에 있어서의 주변 회로부에 형성되는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  6. 제2항에 있어서, 상기 코어재의 제거 후의 상기 피복막의 종횡비는 8 이상인 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  7. 제1항에 있어서,　상기 제1 패턴 및 상기 제2 패턴은 RIE(Reactive Ion Etching)법에 의해 형성되는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  8. 제7항에 있어서,　상기 제1 약액의 공급에 수반하는 약액 처리에 의해 RIE에 있어서의 가공 잔사를 제거하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  9. 제1항에 있어서,　상기 발수화제는 실란 커플링제이며, 상기 제2 약액은 시너인 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  10. 제1항에 있어서,　상기 제2 패턴의 적어도 일부는 실리콘을 포함하는 막에 의해 형성되어 있고,
    상기 제1 약액의 공급 후 또한 상기 혼합액의 공급 전에, 레지스트 비용해성 또는 레지스트 난용성의 제3 약액을 사용하여 상기 제2 패턴의 표면을 산화하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  11. 제1항에 있어서,　상기 제2 패턴의 적어도 일부는 실리콘을 포함하는 막에 의해 형성되어 있고,
    상기 제1 약액의 공급에 수반하는 약액 처리에 의해 상기 제2 패턴의 표면을 산화하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  12. 제1항에 있어서,　상기 제1 약액의 공급 후 또한 상기 혼합액의 공급 전과, 상기 혼합액의 공급 후 또한 상기 물을 사용한 린스 전에, 알코올을 사용하여 상기 반도체 기판을 린스하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  13. 제12항에 있어서,　상기 약액 처리를 행한 후 또한 상기 알코올을 사용하여 상기 반도체 기판을 린스하기 전에, 물을 사용하여 상기 반도체 기판을 린스하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  14. 제1항에 있어서,　상기 반도체 기판의 건조 후에, 상기 제2 패턴을 잔존시켜 상기 발수성 보호막을 제거하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  15. 제14항에 있어서,　상기 반도체 기판에 자외선을 조사함으로써 상기 보호막을 제거하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  16. 제1항에 있어서,　상기 약액 처리를 행하기 전에, 기판을 유지ㆍ회전시킬 수 있는 기판 유지 회전부와 상기 기판 유지 회전부의 상방에 노즐을 갖는 액 공급부를 구비한 기판 처리 장치의 상기 기판 유지 회전부에 상기 반도체 기판을 유지시키고, 상기 기판 처리 장치의 상기 기판 유지 회전부에 상기 반도체 기판을 유지시킨 상태에서 상기 반도체 기판의 표면 처리를 행하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  17. 제16항에 있어서, 상기 노즐로부터 상기 기판 유지 회전부에 의해 회전된 상기 반도체 기판의 중심 부근에 상기 제1 약액을 토출시킴으로써 상기 약액 처리를 행하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  18. 제16항에 있어서,　상기 노즐로부터 상기 기판 유지 회전부에 의해 회전된 상기 반도체 기판의 중심 부근에 상기 혼합액을 토출시킴으로써 상기 발수성 보호막을 형성함과 함께 상기 레지스트를 박리하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  19. 제16항에 있어서,　상기 노즐로부터 상기 기판 유지 회전부에 의해 회전된 상기 반도체 기판의 중심 부근에 상기 물을 토출시킴으로써 상기 반도체 기판을 린스하는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
  20. 제16항에 있어서,　상기 기판 유지 회전부에 의해 상기 반도체 기판을 회전시켜 상기 반도체 기판 표면에 남은 물을 원심 탈수함으로써 상기 반도체 기판을 건조시키는 것을 특징으로 하는 반도체 기판의 표면 처리 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956465B2 (en) 2012-03-06 2015-02-17 Tokyo Electron Limited Liquid processing method, liquid processing device, and storage medium

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5690168B2 (ja) * 2011-02-25 2015-03-25 芝浦メカトロニクス株式会社 基板洗浄装置、基板洗浄方法、表示装置の製造装置及び表示装置の製造方法
JP5611884B2 (ja) * 2011-04-14 2014-10-22 東京エレクトロン株式会社 エッチング方法、エッチング装置および記憶媒体
JP6139890B2 (ja) 2013-01-18 2017-05-31 株式会社東芝 半導体装置の製造方法および半導体製造装置
US9847302B2 (en) * 2013-08-23 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer surface conditioning for stability in fab environment
JP6534263B2 (ja) * 2015-02-05 2019-06-26 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
EP3404700B1 (en) * 2016-01-13 2020-05-13 Mitsubishi Gas Chemical Company, Inc. Liquid composition for imparting alcohol-repellency to semiconductor substrate material, and method for treating surface of semiconductor substrate using said liquid composition
JP6770887B2 (ja) 2016-12-28 2020-10-21 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置および基板処理システム
JP7094147B2 (ja) * 2018-05-30 2022-07-01 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166459A (ja) * 1988-12-20 1990-06-27 Fuji Photo Film Co Ltd 光重合性フオトレジスト層の剥離液組成物
US6716768B2 (en) * 2000-02-15 2004-04-06 Matsushita Electric Industrial Co., Ltd. Method of manufacturing thin-film transistor, and liquid-crystal display
JP3866130B2 (ja) 2001-05-25 2007-01-10 大日本スクリーン製造株式会社 基板処理装置および基板処理方法
US6703312B2 (en) * 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
JP2005286314A (ja) * 2004-03-01 2005-10-13 Tokyo Electron Ltd レジスト膜の剥離方法およびリワーク方法、ならびにレジスト膜の剥離装置およびリワーク装置
JP4437068B2 (ja) 2004-11-19 2010-03-24 東京応化工業株式会社 リソグラフィー用リンス液
JP4921723B2 (ja) * 2005-04-18 2012-04-25 株式会社東芝 半導体装置の製造方法
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
JP4866165B2 (ja) * 2006-07-10 2012-02-01 大日本スクリーン製造株式会社 基板の現像処理方法および基板の現像処理装置
US20090305506A1 (en) * 2008-06-09 2009-12-10 Joerg Linz Self-aligned dual patterning integration scheme
US7838425B2 (en) * 2008-06-16 2010-11-23 Kabushiki Kaisha Toshiba Method of treating surface of semiconductor substrate
JP2010087301A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956465B2 (en) 2012-03-06 2015-02-17 Tokyo Electron Limited Liquid processing method, liquid processing device, and storage medium
KR101497288B1 (ko) * 2012-03-06 2015-02-27 도쿄엘렉트론가부시키가이샤 액처리 방법, 액처리 장치 및 기억 매체

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Publication number Publication date
US20110269313A1 (en) 2011-11-03
TW201145380A (en) 2011-12-16
JP2011233774A (ja) 2011-11-17
JP5361790B2 (ja) 2013-12-04
TWI431682B (zh) 2014-03-21
US8435903B2 (en) 2013-05-07

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