CN101510551A - 等离子平板显示器驱动芯片用高压器件 - Google Patents

等离子平板显示器驱动芯片用高压器件 Download PDF

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Abstract

等离子平板显示器驱动芯片用高压器件，属于半导体功率器件领域。在衬底、埋氧层和SOI层上建立高压pLDMOS器件、高压nLDMOS器件和高压nLIGBT器件，用深槽介质隔离区分开。处于衬底和SOI层中间的埋氧层和深槽介质隔离区实现了器件和低压逻辑电路的全介质隔离。SOI层的厚度为8～15μm，可以满足器件高耐压的要求，与薄层SOI技术相比自热效应得到明显的缓解，且nLIGBT器件具有低的导通电阻。这组基于厚层SOI的等离子平板显示器驱动芯片用高压器件充分利用了SOI技术的低漏电、占用芯片面积小、高速、高集成度、低功耗的特点，满足了大尺寸等离子平板显示器的发展需求。

Description

等离子平板显示器驱动芯片用高压器件
技术领域
本发明属于半导体功率器件技术领域，主要应用于PDP(Plasma Display Panel)等离子平板显示器驱动芯片。
背景技术
等离子显示器以其出众的图像效果、独特的数字信号直接驱动方式而成为优秀的视频显示设备和高清晰的电脑显示器，是目前大型壁挂式电视、HDTV(High Definition Television)和大型多媒体显示屏的发展趋势。相比液晶面板，等离子面板能以更少的工序、更快的时间、更低的设备投资完成同等产能产品的制造，并且具有视角宽、寿命长、刷新速度快、光效及亮度高、易于制作大屏幕，工作温度范围宽等许多优良特性。随着等离子平板显示器朝大尺寸和高分辨率方向发展，单个屏幕所需的驱动芯片数目显著增加，这就对驱动芯片提出了多输出和紧缩芯片面积的需要。在PDP驱动芯片中高压器件占据了芯片的绝大部分面积，并且相对于逻辑电路具有很大的功耗，因此PDP驱动芯片中的高压器件设计尤为关键。
文献(1)Kenya Kobayashi，Hiroshi Yanagigawa，Kazuhisa Mori，Shuichi Yamanaka，AkiraFujiwara.High Voltage SOI CMOS IC Technology for Driving Plasma Display Panels.Proceedings of 1998 International Symposium on Power Semiconductor Devices and ICs，Vol.10：141-144，采用硅基自隔离技术，在体硅材料上集成了高压NMOS(HV-NMOS)和高压PMOS(HV-PMOS)器件，如图1所示。其中，1是p衬底，4是HV-NMOS n型漂移区，9是HV-NMOS n+漏区，7是HV-NMOS n+源区，5是HV-NMOS源区p+阱接触区，5和7被包围在HV-NMOS源区p阱6中，8是HV-NMOS栅氧化层。2是深n阱，3是HV-PMOS p型漂移区，13是HV-PMOS p+漏区，11是HV-PMOS p+源区，10是深n阱n+阱接触区，12是HV-PMOS厚栅氧化层。HV-PMOS栅氧化层12较厚，可以承受高的栅源电压VGS，满足电平位移电路对HV-PMOS栅源间耐高压的要求。14是场氧化层，16是多晶硅栅极，15是源极金属，17是漏极金属，18是金属前介质。然而由于HV-NMOS和HV-PMOS采用硅基自隔离技术，具有很大的PN结隔离面积，且存在由p型漂移区3、深n阱2和p衬底1构成的寄生PNP管开启的可能。此外，随着温度的升高反偏PN结的泄漏电流会急剧增加，增加了器件的功耗，并易导致由HV-NMOS n型漂移区4、p衬底1、深n阱2和HV-PMOS p型漂移区3构成的寄生晶闸管开启。
发明内容
本发明目的在于提供一组基于厚层SOI材料的等离子平板显示器驱动芯片用高压器件。由于体硅技术采用PN结隔离，寄生效应严重，不易实现IGBT的单片集成。高端IGBT由于器件阴极会工作在高电位，因此较低端IGBT相比更难集成于体硅技术中。本发明中的SOI技术采用全介质隔离，可实现高耐压、低导通电阻的IGBT单片集成，避免体硅技术所带来的泄漏电流大、芯片面积大、寄生效应严重、同衬底各个电路单元间相互影响等缺点。利用LIGBT作为输出管的等离子平板显示器驱动芯片具有负载能力强、导通损耗小等优点。同时厚层SOI材料可以满足器件高耐压的要求，与薄层SOI技术相比自热效应得到明显缓解，且IGBT具有更低的导通电阻。这组基于厚层SOI材料的等离子平板显示器驱动芯片用高压器件充分利用了SOI技术的低漏电、占用芯片面积小、高速、高集成度、低功耗的特点，满足了大尺寸PDP的发展需求。
本发明提供的基于厚层SOI材料的等离子平板显示器驱动芯片用高压器件，其具体结构如图2所示，包括：衬底1、埋氧层2、SOI层3，在SOI层3上建立的高压pLDMOS器件(p-channel Lateral Double-diffused MOSFET)50、高压nLDMOS器件(n-channel LateralDouble-diffused MOSFET)51和高压nLIGBT器件(n-channel Lateral Insulated Gate BipolarTransistor)52。埋氧层2处于衬底1和SOI层3中间，SOI层3的厚度为8～15μm。高压pLDMOS50、高压nLDMOS 51和高压nLIGBT 52通过深槽介质隔离区4分开。
由于本发明中采用了厚层SOI材料，因此可以采用深槽介质隔离实现器件的介质隔离。如图2所示，深槽介质隔离区4由侧壁二氧化硅层43、槽内填充物41以及场氧化层42构成。场氧化层42位于侧壁二氧化硅层43和槽内填充物41的上方。根据隔离岛间耐压不同，不同器件间可采用单槽隔离、双槽隔离或多槽隔离的方式来实现高压器件或高低压器件间的电气隔离。在双槽隔离或多槽隔离时，深槽介质隔离区4之间是SOI层34。
所述高压pLDMOS器件50由n型SOI层30、p型漂移区8、p+漏区9、n型体区10、p+源区7、n+体接触区6、栅氧化层503、场氧化层501、多晶硅栅极507、源极金属505、漏极金属502和层间介质509构成。部分n型体区10上具有栅氧化层503，为满足等离子平板显示器驱动芯片电平位移电路对pLDMOS栅极和源极间耐高压的要求，栅氧化层503的厚度为100nm～650nm。场氧化层501处于多晶硅栅极507和p型漂移区8之间。部分多晶硅栅极507位于层间介质509和栅氧化层503之间。p+漏区9位于漏极金属502下，并且被p型漂移区8包围。p+源区7和n+体接触区6相连，两者位于源极金属505之下，被n型体区10包围。所述多晶硅栅极507、源极金属505和漏极金属502通过层间介质509相互隔离。其中多晶硅栅极507沿着场氧化层501上方延伸，形成栅场板。漏极金属502跨过场氧化层501的上方，形成漏极场板。
所述高压nLDMOS器件51由n型SOI层31、n型缓冲层11、n+漏区12、p型体区15、n+源区13、p+体接触区14、源极深p+区21、栅氧化层513、场氧化层511、多晶硅栅极517、源极金属515、漏极金属512和层间介质519构成。源极深p+区21位于p+体接触区14和n+源区13的下方，栅氧化层513处于多晶硅栅极517和p型体区15之间，多晶硅栅极517位于栅氧化层513和部分场氧化层511上。n+源区13和p+体接触区14并排位于源极金属515之下，被p型体区15包围。源极深p+区21结深比p型体区15深，可抑制由n+源区13、p型体区15和n型SOI层31构成的寄生npn双极晶体管开启。n+漏区12位于漏极金属512下，被n型缓冲层11包围。所述多晶硅栅极517、源极金属515和漏极金属512通过层间介质519相互隔离。
所述高压nLIGBT器件52由n型SOI层32、p型体区18、n+阴极区16、阴极深p+区19、n型缓冲层20、p+阳极区17、栅氧化层523、场氧化层521、多晶硅栅极527、阴极金属525、阳极金属522和层间介质529构成。栅氧化层523处于多晶硅栅极527和p型体区18之间，多晶硅栅极527位于栅氧化层523和部分场氧化层521上。n+阴极区16和p+体接触区22并排位于阴极金属525之下，被p型体区18包围。阴极深p+区19结深比p型体区18深，可抑制由n+阴极区16、p型体区18、n型SOI层32、n型缓冲层20和p+阳极区17构成的寄生晶闸管的开启。p+阳极区17位于阳极金属522下，被n型缓冲层20包围。所述多晶硅栅极527、阴极金属525和阳极金属522通过层间介质529相互隔离。
需要说明的是：
(1)高压pLDMOS器件50的栅极和源极间需要承受高的耐压，其栅氧化层503较厚，厚度为100～650nm。
(2)高压nLDMOS器件51的栅氧化层513和高压nLIGBT器件52的栅氧化层523厚度一致，其厚度约为7～40nm。
(3)场氧化层501、511和521可由硅局部氧化LOCOS(Local oxidation of silicon)工艺形成，也可以由浅槽隔离STI(shallow trench isolation)工艺形成，场氧化层厚度为400～850nm。
(4)高压nLDMOS器件51的深p+区21在实施过程中，可具有，也可不具有，其深度最深可达SOI层3的厚度。
(5)高压nLIGBT器件52的深p+区19在实施过程中，可具有，也可不具有，其深度最深可达SOI层3的厚度。
(6)高压nLDMOS器件51的n型缓冲层11在实施过程中，可具有，也可不具有。
(7)高压nLDMOS器件52的n型缓冲层20在实施过程中，可具有，也可不具有。
(8)不同器件间可采用单槽隔离、双槽隔离或多槽隔离的方式来实现高压器件或高低压器件间的电气隔离。
本发明的有益效果是：
本发明提供的基于厚层SOI材料的等离子平板显示器驱动芯片用的新型高压器件。包括高压pLDMOS 50、高压nLDMOS 51和高压nLIGBT 52，它们之间通过深槽介质隔离区4以及埋氧层2实现了全介质隔离。与文献(1)所述PN结隔离的体硅器件相比，减小了邻近器件之间的串扰以及PN结隔离的泄漏电流，提高了电路的集成密度。同时本发明还利用SOI技术集成击穿电压高、饱和电流大、导通电阻低的LIGBT，使得等离子平板显示器驱动芯片具有负载能力强、安全工作区大、导通损耗小等优点。高压pLDMOS器件50采用了厚栅氧化层，满足电平位移电路对高压pLDMOS栅源间耐高压的要求。采用厚层SOI材料实现高压pLDMOS可以避免薄层SOI背栅效应导致的穿通击穿，因此n型体区10较薄层SOI器件可具有较低的浓度、从而降低pLDMOS器件的阈值电压。高压nLDMOS 51源极侧引入深p+区21，可抑制由n+源区13、p型体区15和n型SOI层31构成的寄生npn双极晶体管开启。高压nLIGBT 52阴极侧引入深p+区19，可抑制由n+阴极区16、p型体区18、n型SOI层32、n型缓冲层20和和p+阳极区17构成的寄生晶闸管的开启。此外，本发明采用了厚层SOI材料，可以很容易的得到耐高压的器件，避免了薄层SOI自热效应严重的缺点。
综上所述，本发明提供一组基于厚层SOI材料的等离子平板显示器驱动芯片用的高压器件。通过深槽介质隔离技术实现了高压pLDMOS、高压nLDMOS和高压nLIGBT的集成，这组采用厚层SOI的器件具有低漏电、占用芯片面积小、高速、高集成度、低功耗的特点。因此，本发明所述的高压器件可以用于等离子面板显示器驱动芯片中，亦可以用于汽车电子等其他领域的高压功率集成电路中。
附图说明
图1是基于体硅技术的等离子平板显示器驱动芯片用高压器件示意图。
图2是本发明提供的基于厚层SOI技术的等离子平板显示器驱动芯片用高压器件示意图。
其中1是衬底、2是埋氧层、3是SOI层、50是高压pLDMOS、51是高压nLDMOS，52是高压nLIGBT，4是深槽介质隔离区。高压pLDMOS 50、高压nLDMOS 51和高压nLIGBT 52之间通过深槽介质隔离区4隔离。
具体实施方式
本发明基于厚层SOI材料实现了60V～300V的高压器件，具有高速、高集成度、低功耗的特点。满足了等离子平板显示器驱动芯片对高压器件的要求。
本发明所述的等离子平板显示器驱动芯片用高压器件包括高压pLDMOS 50、高压nLDMOS 51和高压nLIGBT 52。其中，1是衬底、2是埋氧层、3是SOI层、4是深槽介质隔离区。埋氧层2处于衬底1和SOI层3中间，SOI层的厚度为8～15μm。高压pLDMOS 50、高压nLDMOS 51和高压nLIGBT 52通过介质隔离区4分开，实现高压器件或高低压器件间的电气隔离。
所述高压pLDMOS器件50由n型SOI层30、p型漂移区8、p+漏区9、n型体区10、p+源区7、n+体接触区6、栅氧化层503、场氧化层501、多晶硅栅极507、源极金属505、漏极金属502和层间介质509构成。部分n型体区10上具有栅氧化层503，为满足等离子平板显示器驱动芯片电平位移电路对pLDMOS栅极和源极间耐高压的要求，栅氧化层503的厚度为100nm～650nm。场氧化层501处于多晶硅栅极507和p型漂移区8之间。部分多晶硅栅极507位于层间介质509和栅氧化层503之间。p+漏区9位于漏极金属502下，并且被p型漂移区8包围。p+源区7和n+体接触区6相连，两者位于源极金属505之下，被n型体区10包围。所述多晶硅栅极507、源极金属505和漏极金属502通过层间介质509相互隔离。其中多晶硅栅极507沿着场氧化层501上方延伸，形成栅场板。漏极金属502跨过场氧化层501的上方，形成漏极场板。
所述高压nLDMOS器件51由n型SOI层31、n型缓冲层11、n+漏区12、p型体区15、n+源区13、p+体接触区14、源极深p+区21、栅氧化层513、场氧化层511、多晶硅栅极517、源极金属515、漏极金属512和层间介质519构成。源极深p+区21位于p+体接触区14和n+源区13的下方，栅氧化层513处于多晶硅栅极517和p型体区15之间，多晶硅栅极517位于栅氧化层513和部分场氧化层511上。n+源区13和p+体接触区14并排位于源极金属515之下，被p型体区15包围。源极深p+区21结深比p型体区15深，可抑制由n+源区13、p型体区15和n型SOI层31构成的寄生npn双极晶体管开启。n+漏区12位于漏极金属512下，被n型缓冲层11包围。所述多晶硅栅极517、源极金属515和漏极金属512通过层间介质519相互隔离。
所述高压nLIGBT器件52由n型SOI层32、p型体区18、n+阴极区16、阴极深p+区19、n型缓冲层20、p+阳极区17、栅氧化层523、场氧化层521、多晶硅栅极527、阴极金属525、阳极金属522和层间介质529构成。栅氧化层523处于多晶硅栅极527和p型体区18之间，多晶硅栅极527位于栅氧化层523和部分场氧化层521上。n+阴极区16和p+体接触区22并排位于阴极金属525之下，被p型体区18包围。阴极深p+区19结深比p型体区18深，可抑制由n+阴极区16、p型体区18、n型SOI层32、n型缓冲层20和、p+阳极区17构成的寄生晶闸管的开启。p+阳极区17位于阳极金属522下，被n型缓冲层20包围。所述多晶???硅栅极527、阴极金属525和阳极金属522通过层间介质529相互隔离。

Claims (3)

1、等离子平板显示器驱动芯片用高压器件，包括：衬底(1)、埋氧层(2)、SOI层(3)，在SOI层(3)上建立的高压pLDMOS器件(50)、高压nLDMOS器件(51)和高压nLIGBT器件(52)；其特征在于，埋氧层(2)处于衬底(1)和SOI层(3)中间，SOI层(3)的厚度为8～15μm；高压pLDMOS(50)、高压nLDMOS(51)和高压nLIGBT(52)通过深槽介质隔离区(4)分开。
2、根据权利要求1所述的等离子平板显示器驱动芯片用高压器件，其特征在于，所述深槽介质隔离区4由侧壁二氧化硅层43、槽内填充物41以及场氧化层42构成；场氧化层42位于侧壁二氧化硅层43和槽内填充物41的上方；根据隔离岛间耐压不同，不同器件间可采用单槽隔离、双槽隔离或多槽隔离的方式来实现高压器件或高低压器件间的电气隔离。
3、根据权利要求1所述的等离子平板显示器驱动芯片用高压器件，其特征在于：
所述高压pLDMOS器件(50)由n型SOI层(30)、p型漂移区(8)、p+漏区(9)、n型体区(10)、p+源区(7)、n+体接触区(6)、栅氧化层(503)、场氧化层(501)、多晶硅栅极(507)、源极金属(505)、漏极金属(502)和层间介质(509)构成；部分n型体区(10)上具有栅氧化层(503)，为满足等离子平板显示器驱动芯片电平位移电路对pLDMOS栅极和源极间耐高压的要求，栅氧化层(503)的厚度为100nm～650nm；场氧化层(501)处于多晶硅栅极(507)和p型漂移区(8)之间；部分多晶硅栅极(507)位于层间介质(509)和栅氧化层(503)之间；p+漏区(9)位于漏极金属(502)下，并且被p型漂移区(8)包围；p+源区(7)和n+体接触区(6)相连，两者位于源极金属(505)之下，被n型体区(10)包围；所述多晶硅栅极(507)、源极金属(505)和漏极金属(502)通过层间介质(509)相互隔离；其中多晶硅栅极(507)沿着场氧化层(501)上方延伸，形成栅场板；漏极金属(502)跨过场氧化层(501)的上方，形成漏极场板；
所述高压nLDMOS器件(51)由n型SOI层(31)、n型缓冲层(11)、n+漏区(12)、p型体区(15)、n+源区(13)、p+体接触区(14)、源极深p+区(21)、栅氧化层(513)、场氧化层(511)、多晶硅栅极(517)、源极金属(515)、漏极金属(512)和层间介质(519)构成；源极深p+区(21)位于p+体接触区(14)和n+源区(13)的下方，栅氧化层(513)处于多晶硅栅极(517)和p型体区(15)之间，多晶硅栅极(517)位于栅氧化层(513)和部分场氧化层(511)上；n+源区(13)和p+体接触区(14)并排位于源极金属(515)之下，被p型体区(15)包围；源极深p+区(21)结深比p型体区(15)深，可抑制由n+源区(13)、p型体区(15)和n型SOI层(31)构成的寄生npn双极晶体管开启；n+漏区(12)位于漏极金属(512)下，被n型缓冲层(11)包围；所述多晶硅栅极(517)、源极金属(515)和漏极金属(512)通过层间介质(519)相互隔离；
所述高压nLIGBT器件(52)由n型SOI层(32)、p型体区(18)、n+阴极区(16)、阴极深p+区(19)、n型缓冲层(20)、p+阳极区(17)、栅氧化层(523)、场氧化层(521)、多品硅栅极(527)、阴极金属(525)、阳极金属(522)和层间介质(529)构成；栅氧化层(523)处于多晶硅栅极(527)和p型体区(18)之间，多晶硅栅极(527)位于栅氧化层(523)和部分场氧化层(521)上；n+阴极区(16)和p+体接触区(22)并排位于阴极金属(525)之下，被p型体区(18)包围；阴极深p+区(19)结深比p型体区(18)深，可抑制由n+阴极区(16)、p型体区(18)、n型SOI层(32)、n型缓冲层(20)和、p+阳极区(17)构成的寄生晶闸管的开启；p+阳极区(17)位于阳极金属(522)下，被n型缓冲层(20)包围；所述多晶硅栅极(527)、阴极金属(525)和阳极金属(522)通过层间介质(529)相互隔离。
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