CN101488749A - 一种高速动态伪随机计数装置 - Google Patents

Abstract

本发明涉及一种高速动态伪随机计数装置，以伪随机序列的方式构造了数字电路中常用的计数器单元，计数值呈现强伪随机特征，并且运行效率高，具有运算速度与计数长度无关特点，电路实现简单，适合于CMOS工艺实现的独特优点。

Description

一种高速动态伪随机计数装置

技术领域

本发明涉及一种数字电路计数装置，特别涉及一种高速动态伪随机计数装置。

背景技术

计数器是数字电路中最为常用的模块单元之一，通常情况下，电路最常用的计数电路多为2进制或10进制的计数装置，这种计数装置电路实现后的运行速度受到进位产生的延时的影响，计数级数提高会显著降低计数装置的运行速度。

发明内容

本发明是针对现有计数器计数级数提高后会影响运行速度的问题，提出了一种高速动态伪随机计数装置，计数值具有伪随机特性，可以用于保密计数等环境，由于计数和进位方式简单，电路实现的运行速度很高，且不受计数级数影响，配合动态电路设计方案，本装置可以达到普通2进制或10进制计数器无法比拟的运行速度，可以用于如高精度时间测量等高速电路领域，并可达到很低的实现成本。

本发明的技术方案为：一种高速动态伪随机计数装置，装置计数宽度为N，包括S[0]……S[N-1]N个计数值存储单元，存储单元S[0]……S[N-1]采用移位寄存器方式，计数脉冲信号和计数使能信号控制移位寄存器移位，末尾两个存储单元信号S[N-1]和S[N-2]通过单个逻辑门产生首位存储单元信号S[0]。

所述存储单元S[n]可以用动态电路实现，也可以用寄存器方式的静态电路实现。所述用动态电路实现的存储单元S[n]由CMOS动态电路组成，每个S[n]由两级晶体管电路g1和g2组成，两级晶体管电路结构完全相同，分别由两级NMOS晶体管1、2和两级PMOS晶体管3、4串连组成，中间的一对NMOS管2和PMOS管3构成一个标准反相器，上下的NMOS管1和PMOS管4分别受使能信号C1，C2控制，在使能信号C1，C2控制下存储单元S[n]电路完成移位、锁存和输出。

本发明的有益效果在于：本发明高速动态伪随机计数装置，利用伪随机序列产生计数值将会进一步提高加密加扰系统的安全性，同时提高计数器运行速度，并且计数速度与计数长度无关，特别适合于长范围计数，同时电路实现简单可靠，尤其适合于采用CMOS动态电路实现，并可达到很低的实现成本。

附图说明

图1本发明高速动态伪随机计数装置中电路实现原理框图；

图2本发明高速动态伪随机计数装置中动态CMOS电路设计实现的计数存储单元S[n]结构图；

图3本发明高速动态伪随机计数装置中交替时钟C1/C2波形图。

具体实施方式

1、工作原理

本装置的基本原理基于如下伪随机序列产生的布尔表达式：设有N位存储单元，每个单元的值为S[n]，设S[n]初始值为1

$S\left[0\right]=S[N-1]\⊕S[N-2]$

                       [1]

S[n]＝S[n-1]，n＝1...N-1

依据上述布尔表达式产生的序列呈现伪随机特性，例如S[n]初值为1，N＝4时，产生的时间序列如下表1：

表-1

 

时刻	2进制计数值	16进制计数值	10进制计数值
				clk＝0	1111	f	15
clk＝1	0111	e	14
				clk＝2	0011	c	13
clk＝3	0001	8	8
				clk＝4	1000	1	1
clk＝5	0100	2	2
				clk＝6	0010	4	3
clk＝7	1001	9	9
				clk＝8	1100	3	3
clk＝9	0110	6	6
				clk＝10	1011	d	14
clk＝11	0101	a	10
				clk＝12	1010	5	5
clk＝13	1101	b	11
				c]k＝14	1110	7	7

由上表1可知，在如式1所示的布尔生成表达式构造的计数值呈现伪随机特征。同理，当初始值为0时，相同原理的另外一种伪随机序列生成布尔表达式如下：

S[n]＝S[n-1]，n＝1...N-1              [2]

本装置可以使用式[1]或式[2]构造。

2、装置结构

基于上述原理，采用式[1]构造的伪随机序列计数装置的电路实现原理框图如图1所示。图中计数宽度为N，S[0]…S[N-1]为计数值存储单元。Tg为逻辑门，可以采用单个异或同或门设计实现。CK为计数脉冲，EN为计数使能信号。存储单元S[0]到S[N-1]采用移位寄存器方式构造，S[N-1]和S[N-2]信号通过逻辑门Tg产生S[0]。

其中存储单元S[n]可以用动态电路实现，也可以用寄存器方式的静态电路实现，静态电路实现方式中S[n]可用D触发器等静态锁存器实现。

本发明给出S[n]动态电路的实现方式，图2所示为采用动态CMOS电路设计实现的一级计数存储单元S[n]结构，由CMOS动态电路组成，其完全用CMOS晶体管搭建。每个S[n]由两级晶体管电路g1和g2组成。g1和g2结构完全相同，以g1为例说明电路结构：g1由部件1、部件2两级NMOS晶体管和部件3、部件4两级PMOS晶体管串连组成。中间的一对NMOS管2和PMOS管3构成一个标准反相器，上下两个NMOS管1和PMOS管4分别受C1，C2控制。计数进位状态缓存在S`[n]中，S[n]为计数位锁存值。C1，C2两个信号交替拉高，构成门控时钟，在C1，C2控制下信号在S[n]电路中完成移位、锁存和输出。交替时钟C1/C2波形图如图3所示。

3、操作过程

本装置在上电开始工作后，当EN无效时，所有电路维持状态不变，当EN有效时，在计数脉冲CK控制下开始累加计数，计数过程如表1所示，当每次计数脉冲发生后，计数装置中的有效位S[0]..S[N-1]右移一次，S[0]的值为S[N-1]，S[N-2]逻辑计算的结果。由于本装置的计数单元结构相同，且组成移位寄存器结构，电路中最大的延迟在于逻辑门Tg的保持时间约束，因此只要计数周期T大于逻辑门Tg的保持时间限制就可以保证计数装置正常工作，而与计数位数无关。计数位数的扩展不会影响最大计数速度。

对于动态电路实现的操作过程描述如下：

动态电路的进位信号受C1，C2信号控制，C1，C2信号控制逻辑功能如表2所示：

表2

 

c1	c2	Function
			0	0	缓存器闭锁
0	1	g1导通，g2维持
			1	0	g2导通，g1维持
1	1	缓存器导通，禁止

动态计数电路S[n]的工作过程如下：

当C1＝1，C2＝0时，g1电路中与电源相接的NMOS管和下面与大地相接的PMOS管导通，g1的功能相当于一个反相器，此时S`[n]＝！S[n-1]。g2电路中与电源和大地相连的NMOS管和PMOS管全部关闭，此时g2无法充电和放电，g2的状态维持。

当C1＝0，C2＝1时，g1电路中与电源和大地相连的NMOS管和PMOS管全部关闭，此时g1g1的状态维持。g2电路中与电源相接的NMOS管和下面与大地相接的PMOS管导通，g2的功能相当于一个反相器，此时S[n]＝！S`[n-1]。

在C1，C2交替为高一次以后，S[n-1]的状态移位保存至S[n]中，完成一次计数加1过程。

Claims (3)

1、一种高速动态伪随机计数装置，其特征在于，装置计数宽度为N，包括(S[0]……S[N-1])N个计数值存储单元，存储单元(S[0]……S[N-1])采用移位寄存器方式，计数脉冲信号和计数使能信号控制移位寄存器移位，末尾两个存储单元信号(S[N-1]和S[N-2])通过单个逻辑门产生首位存储单元信号(S[0])。

2、根据权利要求1所述高速动态伪随机计数装置，其特征在于，所述存储单元S[n]可以用动态电路实现，也可以用寄存器方式的静态电路实现。

3、根据权利要求2所述高速动态伪随机计数装置，其特征在于，所述用动态电路实现的存储单元(S[n])由CMOS动态电路组成，每个存储单元(S[n])由两级晶体管电路(g1和g2)组成，两级晶体管电路结构完全相同，分别由两级NMOS晶体管(1、2)和两级PMOS晶体管(3、4)串连组成，中间的一对NMOS管(2)和PMOS管(3)构成一个标准反相器，上下的NMOS管(1)和PMOS管(4)分别受使能信号(C1，C2)控制，在使能信号(C1，C2)控制下存储单元(S[n])电路完成移位、锁存和输出。

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