CN101483150A - 一种加工硅通孔互连结构的工艺方法 - Google Patents

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Abstract

本发明公开了一种加工硅通孔互连结构的工艺方法，步骤为：①在基板上刻蚀盲孔；②在基板上沉积一层图案化介电质层；③刻蚀图案化介电质层，刻蚀掉盲孔底部的介电材料，保留盲孔侧壁的介电材料，在基板上形成介电质孔；④在介电质孔上沉积一层导电材料，形成导电孔；⑤在导电层上再沉积一层图案化介电质层，填充导电孔；⑥刻蚀板背面，暴露出导电层，在导电层上形成焊料微凸点。图案化介电质层的材料优选聚对二甲苯。本发明简化了工艺步骤，减少工艺时间并降低了费用；使用二层图案化介电质层，降低了寄生电容，提升了互连电性能，适用于高速和RF的三维互连结构；缓解了导电材料和硅之间的热失配，在很大程度上减少了热机械应力。

Description

一种加工硅通孔互连结构的工艺方法
技术领域
本发明属于极大规模集成电路制造领域的一种电学互连加工工艺，特别适用于加工系统级封装(SiP)、片上系统(SoC)及三维堆叠形式的硅通孔(TSV)互连结构。
技术背景
在过去四十年中，微电子元器件的研究、开发和生产一直沿着摩尔定律所预测的方向来进行的。2008年，英特尔等几个公司在内存芯片的大规模生产中已开始使用45至50纳米的加工技术。按照这样的发展趋势，最晚到2012年，为了进一步提高芯片的集成度，就需要用到32甚至22纳米的加工技术。但是32或22纳米的加工技术不仅遇到光刻设备和工艺的局限，而且单元稳定性、信号延迟、CMOS电路可行性等都是悬而未决的难题。正因如此，超越摩尔定律的概念于近年被提了出来。目前，超越摩尔定律的各种技术可以分为两大类：一是基于基板的三维集成技术，一是基于芯片/晶圆的三维集成技术。前者由于制造成本较高及存在可靠性问题，只能适用于一些特殊应用。根据所使用的内互连技术和三维堆叠方式的不同，后者又可以分为基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于TSV(TSV—Through-Silicon-Via)的三维堆叠。由于TSV技术具有许多独特的特性，因此目前基于TSV技术的三维高密度集成技术正在成为超越摩尔定律的最主要方法。
作为一种目前最主要的超越摩尔定律方法，与摩尔定律通过开发更小尺度的微纳米加工技术、减小电路基本单元的物理尺寸来提高电路的集成度不同，基于TSV的三维高密度集成技术是在现有的微纳米加工技术的基础上、通过TSV互连进行三维集成、提高元器件的集成度。总体来说，基于TSV的三维高密度集成/封装技术具有以下四个主要优点：(1)高密度集成—通过三维封装，可以大幅度地提高电子元器件的集成度，减小封装的几何尺寸，克服现有的二维系统级封装(2D-SiP)和三维封装堆叠(PoP)系统的不足，满足微电子产品对于多功能和小型化的要求；(2)提高电性能—由于TSV技术可以大幅度地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SoC)技术中的信号延迟等问题，提高电性能；(3)多种功能集成—传统的二维SoC技术必须通过复杂的设计以及很大的芯片尺寸来实现有限的集中功能芯片集成，很难实现多功能芯片的集成。通过TSV互连的方式，可以把不同的功能芯片(如射频、内存、逻辑、数字和MEMS等)集成在一起实现电子元器件的多功能；(4)降低制造费用—TSV三维集成技术虽然目前在工艺上的成本较高，但是可以在元器件的总体水平上降低制造成本。
目前加工硅通孔互连结构的主要工艺方法为：(1)利用Bosch反应离子刻蚀-感应耦合等离子体(RIE-ICP)方法在晶圆表面刻蚀盲孔；(2)用化学气相沉积(CVD)氧化物或氮化物钝化法在硅孔表面形成绝缘层(通常为二氧化硅)；(3)金属化硅通孔。采用铜电镀方法填充硅孔，用化学机械抛光移除多余的铜电镀层；(4)背面磨削晶圆，暴露出铜导体层，完成通孔结构。
这种工艺流程能有效的实现高密度的三维通孔互连，但是存在如下的问题：(1)在硅基板和铜结构层之间只有一层很薄的绝缘层(通常为二氧化硅)，这导致在TSV互连间形成了很高的电容，有时甚至超过了标准引线键合互连方式的电容值；(2)相当厚的铜结构被填充于硅孔之中。由于硅和铜之间较大的热失配，这会在热循环过程中导致很显著的热机械应力；(3)采用电镀铜完全填充硅孔的方法需要很长的工时，这增加了该工艺方法的费用。
发明内容
本发明的目的在于提供一种加工硅通孔互连结构的工艺方法，该方法所需的工艺时间较短，并且所加工的硅通孔互连结构具有较好的热稳定性，TSV互连间形成的电容值较低，信号延时小。
本发明提供的加工硅通孔互连结构的工艺方法，其步骤包括：
(1)在基板上刻蚀盲孔，盲孔的深宽比为5：1—20：1；
(2)在上述基板上沉积一层图案化介电质层；
(3)刻蚀上述图案化介电质层，刻蚀掉盲孔底部的介电材料，保留盲孔侧壁的介电材料，在基板上形成介电质孔，使介电质孔和盲孔同轴；
(4)在介电质孔上沉积一层导电材料，作为导电层，形成导电孔；
(5)在导电层上再沉积一层图案化介电质层，填充导电孔；
(6)刻蚀板背面，暴露出导电层，再在导电层上形成焊料微凸点。
作为上述技术方案的改进，步骤(2)中的图案化介电质层的材料为聚对二甲苯。
本发明所提出的工艺方法具有如下优点：(1)简化了工艺步骤，减少工艺时间并降低了费用；(2)通过使用二层图案化介电质层，降低了寄生电容，提升了互连电性能，可适用于高速和射频(RF)的三维互连结构；(3)通过减薄铜填充层和使用低模量的电介质材料，缓解了导电材料和硅之间的热失配，在很大程度上减少了热机械应力。
本发明还提出了采用聚对二甲苯(Parylene)代替二氧化硅和传统的聚合物(如BCB(双苯环丁烯)，聚酰亚氨)作为硅通孔结构的介电层(绝缘层)。作为一种新型的聚合物材料，聚对二甲苯(Parylene)以其优良的电性能已经广泛应用在微电子产业和医疗产业中。Parylene是在室温下沉积而成，透明且具有良好的机械强度，材料无应力(室温沉积后冷却)，与集成电路制造工艺相兼容。
附图说明
图1(a)—图1(h)为本发明方法具体实施方式的工艺流程图。
具体实施方式
下面结合附图和实例对本发明提供的工艺方法的具体实施方式作进一步详细的说明。本发明方法包括：
(a)提供一个基板1，如图1(a)所示.基板可以是一片未加工或加工过的晶圆(如硅晶圆或硅器件晶圆)，也可以是微电子器件。基板的厚度为10—500微米。
(b)干法刻蚀上述基板1，形成至少一个盲孔2，盲孔2的深宽比为5：1—20：1。盲孔2可以具有不同的形状和尺寸。刻蚀可以采用现有的技术。如反映离子刻蚀—感应耦合等离子体技术(RIE-ICP)或深反映离子刻蚀—感应耦合等离子体技术(DRIE-ICP)。盲孔2的宽度通常为20—100微米，优选值为25微米，最好是圆柱形的。参见图1(b)。
(c)在上述基板1上沉积图案化介电质层3，介电层材料可以是聚合物(如BCB(双苯环丁烯)，聚对二甲苯)或硅树脂。介电材料最好使用聚对二甲苯(Parylene)，聚对二甲苯(Parylene)是在室温下沉积而成，透明且具有良好的机械强度，材料无应力(室温沉积后冷却)，与集成电路制造工艺相兼容。介电材料可以通过旋涂，喷涂或层压的方法沉积。相比于无机物层(如二氧化硅，氮化硅)，聚合物层的电容值更小(相对低的介电值和相对大的厚度)，因此热机械应力较小。参见图1(c)。
可以采用真空工艺以保证硅基板孔的良好填充。对于BCB(双苯环丁烯)而言，真空工艺最好在170温度下进行，因为BCB(双苯环丁烯)在该温度下流动性最佳。
(d)各向异性干法刻蚀图案化的介电质层3，盲孔2底部的介电材料被刻蚀，盲孔2侧壁的介电质保留，从而在基板上形成至少一个介电质孔4。这些介电质孔4可以具有不同的形状和尺寸并可以在同一层介电层上形成。孔最好是圆柱形的，并且盲孔2和介电质孔4是同轴的。参见图1(d)。
(e)在介电质孔4上沉积一层导电材料，作为导电层5，形成导电孔结构。这一步最好是先沉积一籽晶层然后电镀导体材料。可以采用化学气相沉积(CVD)，物理气相沉积(PVD)，电化学沉积(ECD)，溅射技术和其他已知的方法。导电层5最好是金属(比如铜或铝)。这一步通过外部接触形成了互连结构。这一工艺步骤典型的方法是用物理气相沉积(PVD)的方法沉积一层钛(Ti)/铜(Cu)籽晶层，钛的厚度通常为20—50纳米，铜的厚度通常为300—400纳米，然后电镀铜导电导层。参见图1(e)。
(f)在导电层5上再沉积一层图案化的介电质层6，以完全填充导电孔。介电质层6作为外部绝缘层。介电质层6可以是聚合物(BCB(双苯环丁烯)，聚对二甲苯)或硅树脂，最好采用旋涂，喷涂或层压的方式沉积。第二介电质层6最好是BCB(双苯环丁烯)，因为BCB(双苯环丁烯)具有良好的平面化和空隙填充属性。真空工艺可以被采用以保证硅基板孔的良好填充。对于BCB(双苯环丁烯)而言，真空工艺最好在170温度下进行，因为BCB(双苯环丁烯)在该温下流动性最佳。对于此种互连结构，很容易形成5：1—10：1深宽比的孔，20：1的深宽比也可以实现。参见图1(f)。
(g)对基板1背面进行减薄，使基板1的厚度为150—200微米，(参见图1(g1))。
采用干法刻蚀或等离子刻蚀方法刻蚀基板背面，暴露出导电层5，形成凹槽7(参见图1(g2))或凸起(参见图1(g2′))，凸起结构更有利于添加焊料微凸点。
(h)在导电层凸起结构上形成焊料微凸点，为键合和互连作好准备。(参见图1(h)和(h′))
下面借助具体实施实例将更加详细说明本发明，且以下实施例仅是说明性的，本发明并不受这些实施实例的限制。
(a)提供一个硅晶圆基板1；基板厚度500微米。
(b)干法刻蚀上述基板1，形成至少一个圆柱形盲孔2。采用深反映离子刻蚀—感应耦合等离子体技术(DRIE-ICP)。孔2的直径为25微米，孔2的深宽比为10：1。采用真空工艺以保证硅基板孔的良好填充。真空工艺在170温度下进行。
(c)在上述基板1上沉积一层图案化的介电层3，介电层材料是聚对二甲苯(Parylene)。介电材料通过旋涂方法沉积。
(d)各向异性干法刻蚀第一层介电材料，盲孔2底部的介电质层被刻蚀，盲孔2侧壁的介电质保留，从而在基板上形成至少一个介电质孔4。这些介电质孔4是圆柱形的，并且盲孔2和介电质孔4是同轴的。
(e)在介电质孔4上沉积一层导电材料，作为导电层5，形成导电孔结构。这一步先沉积一籽晶层然后电镀铜导体材料。采用物理气相沉积(PVD)方法沉积。导电材料层5的材料为铜。用物理气相沉积(PVD)的方法沉积一层钛(Ti)/铜(Cu)籽晶层，其中钛(Ti)的厚度为30纳米，铜(Cu)的厚度为400纳米，然后电镀铜导电导层。。
(f)在导电层5上沉积第二层图案化介电质层6以完全填充导电孔。介电质层6作为外部绝缘层。第二层介电质层6采用BCB(双苯环丁烯)，采用旋涂方式沉积。采用真空工艺以保证硅基板孔的良好填充，真空工艺在170温度下进行。
(g)采用干法刻蚀方法刻蚀基板背面，形成凹槽7并暴露出导电层，刻蚀可以在达到导电和介电层时停止。
(h)在导电层凸起结构上形成锡铅合金微凸点，为键合和互连作好准备。
本发明不仅局限于上述具体实施方式，本领域一般技术人员根据本发明公开的内容，可以采用其它多种具体实施方式实施本发明，因此，凡是采用本发明的技术方案和思路，做一些简单的变化或更改，都落入本发明保护的范围。

Claims (5)

1、一种加工硅通孔互连结构的工艺方法，其步骤包括：
(1)在基板上刻蚀盲孔，盲孔的深宽比为5：1—20：1；
(2)在上述基板上沉积一层图案化介电质层；
(3)刻蚀上述图案化介电质层，刻蚀掉盲孔底部的介电材料，保留盲孔侧壁的介电材料，并在基板上形成介电质孔，使介电质孔和盲孔同轴；
(4)在介电质孔上沉积一层导电材料，作为导电层，形成导电孔；
(5)在导电层上再沉积一层图案化介电质层，填充导电孔；
(6)刻蚀板背面，暴露出导电层，再在导电层上形成焊料微凸点。
2、根据权利要求1所述的工艺方法，其特征在于：步骤(2)中的图案化介电质层的材料为聚对二甲苯。
3、根据权利要求1或2所述的工艺方法，其特征在于：步骤(4)中的导电层材料为铜。
4、根据权利要求1或2所述的工艺方法，其特征在于：在步骤(4)沉积导电材料之前，先沉积一层钛/铜籽晶层。
5、根据权利要求1或2所述的工艺方法，其特征在于：步骤(5)中的图案化介电质层的材料为双苯环丁烯。
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