CN101471313A - 包含传导支撑基材的立体电子封装结构 - Google Patents

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Abstract

本发明提出一种包含传导支撑基材的立体电子封装结构，该封装结构可通过两侧电讯接点达到多芯片堆叠目的。该封装结构可于晶圆或基材上批次制作，故可降低单一封装单元体制作成本。并且利用具导电性支撑底板提供电子元件电讯传递，该支撑底板可作为所承载电子元件的接地端，提高该电子元件电气特性。又该支撑底板亦为热良导体，可有效使由电子元件所产生且积聚于封装体内部热能，循环该底板排至封装体外部，提高封装体可靠度。

Description

包含传导支撑基材的立体电子封装结构
技术领域
本发明关于一种电子封装结构，特别是关于一种包含传导支撑基材的立体电子封装结构，特定言之，是关于一种包含一传导支撑底板可透过于封装单元两侧的电讯(signal)接点，达到多芯片堆叠(stracking)目的封装单元。
背景技术
随着电子产品功能与应用急剧增加的需求，封装技术亦继续朝着超高密度、微小型、单芯片到多芯片、二维尺度到三维尺度等方向发展，故目前出现了较以往所见到的传统封装型态于设计上、制作上，以及材料应用上截然不同的先进封装结构(例如超高密度封装形式)，例如晶圆级封装、三维封装；多芯片封装与系统级封装(System In Package，SIP)。其中最理想的状况为一个硅芯片内，能将所有的电路容纳进去，即系统化芯片(System-On-Chip)。然而，将逐渐复杂化的电路功能于一芯片内，除了技术上有困难外，芯片会增大，芯片制造工艺亦会复杂化，导致良率下降，成本上升；故与系统化芯片技术比较，强调体积小、高频、高速、生产周期短与低成本的系统化封装技术(system in package，SIP)为达成前述目标，及整合具不同电路功能芯片的较佳方法。根据应用需求的不同可分为平面式的多芯片模块(Multi ChipModule，MCM)，多芯片封装(Multi Chip Package，MCP)，以及为了更有效率地缩减封装面积，而发展出具有多重芯片的立体堆叠式封装结构；进一步可使用薄芯片以同时缩减堆叠封装厚度与封装体本身重量，而满足先进封装结构的轻薄短小需求。
中国台湾专利公告号5431255中提出一种扩散式(fan-out type)晶圆级封装结构及其制造工艺。如图1，其中封装胶体14位于芯片12的两侧与底部基材20上方，于该芯片与封装晶体上布有介电层图案8用以定义导电层6的结构，同时于封装体上表面涂布具有保护功能的罩幕层4；于上述结构中，第一导电凸块10可经由导电层到达第二导凸块18达到扩散输入/输出的目的。并且，该专利亦揭露前述封装结构的制造方式，包括：一基板，并涂布罩幕层(载体)于前述基板之上；图案化罩幕层用以暴露部份该基板，以及形成导电图案于部份罩幕层图案及暴露的基板上；形成介电图案于罩幕层；导电层图案的上并曝露部份的上述导电层图案；以第一导电凸块将芯片连接于上述被暴露的导电层图案，形成电讯连接；形成封装胶体于上述芯片上，再去除上述基板；形成第二导电凸块定位于被暴露出的上述导电图案，及沿切割线16以切割方式分离封装单元体。此发明提供一种具输入/输出扩散特性的晶圆型态封装结构，然而此封装结构并不具有可堆叠性，无法满足系统化封装技术的需求。美国专利字号6288905中，揭露一种利用图案化金属层达到具输入/输出扩散特性的电子封装结构100，参考图2；此封装结构包括：图案化的金属层110；具热塑或热固特性的介电层120；导通孔导体132a与132b；底胶146；电子元件140、导体114a与114b顶部有一金属层112；一导通孔导体132a与132b上则有一层金属层134a与134b。上述封装结构为位于一电子装置140上，并以导电块142a与142b与相对应的金属层132a与132b连接。此发明中的电子元件信号传递，可利用前述具导电性的导通孔与封装结构表面的图案化金属层连接，同时此具图案化的金属层，亦于制造过程中提供支撑封装结构的功用；然而此封装结构亦不具有可堆叠的特性，同时电子元件与金属层间除导通孔外，具有一介电材料阻隔，电子元件所产生的热能不易循该途径向封装体外部排除。
因此，鉴于系统整合的多微电子元件堆叠电子封装将成为微电子、高频通讯或致动传感器等电子结构模块的趋势。并且为减低堆叠封装的技术成本，与达成封装体积微小化的目的，发展出一种高密度；高可靠度，同时设计、组装可依据应用需求功能作适当弹性调整的多微电子元件封装结构，实为当前急需解决的问题。
发明内容
鉴于前述先前技术的缺失及具系统整合的多微电子元件堆叠电子封装将成为微电子，高频通讯或致动传感器等电子构装模块的趋势，本发明具有以下的目的：
本发明提出一种电子封装结构，其目的在于提供一种多重微电子元件的晶圆级封装单元体，其上下表面具连接电路图案可依应用环境与功能的需求，弹性进行单或复数个堆叠组装微小化封装结构，以减少电讯传递路径与时间，而提升此堆叠封装模块的工作频率与效能。
本发明的另一目的在于提出一种电子封装结构，其封装单元体皆于晶圆或基材上批次制作完成，可降低单一封装单元体的制作成本。
本发明的另一目的在于提供一种电子封装结构，其利用具导电特性的支撑底板提供电子元件的电讯传递，该支撑底板可作为所承载的电子元件的接地端，提高该电子元件的电气特性。同时，该支撑底板亦为热的良导体，可有效使由电子元件所产生且积聚于封装体内部的热能，循该底板排至封装体外部，提高封装结构的可靠度。
为达成前述目的，本发明所提出的电子封装结构，包含有单或复数个具有导电特性的支撑板。单或复数个电子元件，布于前述支撑底板的表面，该支撑底板的面积可大于、等于或小于该电子元件的面积。单或复数个填充区域，形成于前述电子元件四周，于该填充区域内具有单或复数个导通孔，且于该导通孔内或孔壁填充具有导电特性的材料，使该填充区域的表面与前述的支撑底板形成电讯连接。单或复数个电讯接点，形成于前述电子封装结构的单侧或双侧。且该电讯接点所分布的表面面积可大于、等于或小于前述的电子元件上表面的面积。单或复数个电讯通道，形成于前述电子封装结构的单侧或双侧，且分别连接于前述的电讯接点，使该电讯通道与前述的电子元件内部电路形成通路。复数个固着结构，形成于前述的电讯接点。
附图说明
通过下面的描述以及附加图式，可对本发明的较佳具体实施例有更多了解。其中：
图1为现有扩散式晶圆级封装结构。
图2为现有利用图案化金属层达到输入/输出扩散特性的电子封装结构。
图3a为本发明的第一实施例，为封装单元截面图。
图3b为对应图3a，本发明的第一实施例的第一种底视图。
图3c为对应图3a，本发明的第一实施例的第二种底视图。
图3d为对应图3a，本发明的第一实施例的第三种底视图。
图4为本发明的第二实施例，为利用本发明的封装单元进行第一形式堆叠封装的截面示意图。
图5为本发明的第三实施例，为利用本发明的封装单元进行第二形式堆叠封装的截面示意图。
图6为本发明的第四实施例，为利用本发明的封装单元进行第三形式堆叠封装的截面示意图。
图7为本发明的第五实施例，为利用本发明的封装单元进行第四形式堆叠封装的截面示意图。
图8为本发明的第六实施例，为利用本发明的封装单元进行第五形式堆叠封装的截面示意图。
附图标号：
罩幕层 4                     导电层 6
介电层图案 8                 第一导电凸块 10
芯片 12                      封装胶体 14
切割线 16                    第二导凸块 18
胶带 20                      图案化的金属层 110
金属层 112                   导体 114a
导体 114b                    介电层 120
导通孔 130                   导通孔导体 132a
导通孔导体 132b              金属层 134a
金属层 134b                  导电块 142a
导电块 142b                  导电块 144
电子元件 140                 底胶 146
第一封装单元体 300           第一电子元件 301
接触垫 302                   固着结构 303
第一内导线层 304             第二内导线层 305
第一导通孔 306               第一覆盖层 307
第二覆盖层 308               第一电路保护层 309
填充物 310                   第二导通孔 311
第二电路保护层 314           接合层 316
第三导通孔 319               支撑底板 320
第一电讯通道 320a            第二电讯通道 320b
第一电讯接点 320c            第二电讯接点 320d
第三电讯接点 320e            绝缘层 323
第一电讯接点保护层 324       第四电讯接点 325
第二电讯接点保护层 326       基板 401
电讯接点 402                 固着结构 403
第一封装单元体 410           第二封装单元体 420
基板 501                     电讯接点 502
固着结构 503                 接合材料 504
接合材料 505                 第一封装单元体 510
第二封装单元体 520           第三封装单元体 530
第四封装单元体 540           基板 601
第一电讯传递固着结构 602        第二电讯固着结构 603
电讯接点 604                    第一电子元件 605
支撑底板 606                    第二电讯通道 607
第二电子元件 608                第三电子元件 609
第一封装单元体 610              固着结构 611
固着结构 612                    第二封装单元体 620
第三封装单元体 630              基板 701
固着结构 702                    固着结构 703
第一电讯接点 704                第二电讯接点 705
第一电讯通道 706                第二电讯通道 707
第一电子装置 708                第一封装单元体 710
第二封装单元体 720              基板 801
第一封装单元体 810              第一电子元件 811
第二封装单元体 820              第二电子元件 821
第三电子元件 822                第三封装单元体 830
第四电子元件 831                第五电子元件 832
第四封装单元体 840              第六电子元件 841
具体实施方式
本发明的前述与其它目的、特征以及优点，将通过下文中参照图示的较佳实施例的详细说明更加明确。
本发明揭露一种电子封装结构。详言之，本发明提供一种具导电特性支撑底板的封装单元，此封装单元可通过两侧的电讯接点达到多芯片堆叠的目的。该发明的实施例详细说明如下，唯所述的较佳实施例仅供说明，并非用以限定本发明。
图3a为本发明的封装单元截面图，此第一封装单元体300利用支撑底板320作为结构骨架，该具导电特性的支撑底板320，可为铜、镍、铁、铝、钴、金或以上金属材料合金或他种导电性的材料组合。于支撑底板上利用接合层316与第一电子元件301接合，此电子元件可为主动电子元件、被动电子元件、感测元件、测试元件、微机电芯片或以上电子元件的组合。利用填充物310将第一电子元件301周围进行填充，该填充物310可为具有热塑或热固特性材料组成，且其上平面接近第一电子元件301的上平面。于该填充区域内具有第二导通孔311，且于内部或孔壁填充具导电特性的材料，使填充物310的表面与前述的支撑板320形成电讯连接；第二导通孔311内部所填充的导电金属可为锡、银、金、铝、铍、铜、镍、铑、钨或以上金属材料合金或他种具导电性的材料组合。利用第一覆盖层307提供平整表面，其上的第一内导线层304，以溅镀、电镀或其它适合方式形成，并可将位于接触垫302的电路信号重新分布；第一电子元件301内的电路信号可由该一内导线层304与前述的第二导通孔311相连通，亦可与以第二覆盖层308所定义出的第一导通孔306相连通，将电路信号传递至第二内导线层305。第二内导线层305用以再次重新分布位于第一导通孔306的电路信号；第一电路保护层309位于第二内导线层305及第二覆盖层308的上表面，用以保护第二内导线层305，并形成第四电讯接点325于第一封装单元体300的上表面。
前述第一封装单元体300的支撑底板320因具导电特性，故亦可于该支撑底板320定义出第一电讯通道320a、第二电讯通道320b于封装结构的下表面；绝缘层323可填充于电讯通道间，确保不同电路信号间独立性，并由第二电路保护层314定义位于第一封装单元体300下表面的第一电讯接点320c。由前面叙述可知，第一封装单元体300可具有单或复数个电讯接点320c、325形成于该电子封装结构的单侧或双侧，且该电讯接点所分布的表面积可大于前述的第一电子元件301上表面面积，达到扩散输入/输出目的。第一与第二电讯接点保护层324、326可涂布于前述的第一电讯接点320c或第四电讯接点325以于第一封装单元体300尚未进行堆叠前电讯保护材料；可进行电讯传递的固着结构303形成于前述的电讯接点保护层324、326上，用以连接第一封装单元体300与其它电子设备间的电路信号。
前述第一封装单元体300的一种制造程序为：将第一电子元件301的背面固定于支撑底板320；利用网版印刷、模板印刷、滚筒式涂布、喷墨涂布、贴合、微影技术或其它适合方式形成填充物；利用如机械钻孔、激光钻孔、干湿式蚀刻或其它适合方式，于填充物310部份定义出第二导通孔311的位置，并于内部或孔壁填充导电材料；利用如机械加工、干湿式蚀刻、激光钻孔或其它适合方式，使第一电讯通道320a及第二电讯通道320b形成于该支撑底板320上，并填充绝缘层323于电讯通道间，确保不同电路信号间的独立性；利用网版印刷、模板印刷、微影技术或其它适合方式形成第二电路保护层314并定义第一电讯接点320c的位置。
利用图案化制造工艺依序形成第一覆盖层307、第一内导线层304、第二覆盖层308以及第二内导线层305，接续利用网版印刷，模板印刷、微影技术或其它适合方式形成第一电路保护层309，并于第一电讯接点320c所对应的位置定义第四电讯接点325；最后利用网版印刷、模板印刷、滚筒式涂布、喷墨涂布、微影技术或其它适合方式，形成第二电讯接点保护层326于第一电讯接点320c的上表面，以及第一电讯接点保护层324于第四电讯接点325的上表面。经由上述的一种制造程序，可完成本发明所提出的具导电特性支撑底板的立体堆叠封装结构；前述的较佳实施例结构与制造工艺仅供说明支用，并非用以限定本发明。
图3b为对应图3a，本发明的封装单元的第一可能底视图，为便于说明，此图中忽略图3a中第二电路保护层314以及第二电讯接点保护层326。支撑底板320经图案化制造工艺后，形成第一电讯通道320a、第二电讯通道320b并于该电讯通道周围填充绝缘层323；位于支撑底板另一侧的第一电子元件301于图中以虚线表示，第一电子元件301的电路信号可通过第二导通孔311传递至支撑底板320，再通过定义于底板上的电讯通道将电讯连通至第一电讯接点320c、第二电讯接点320d或第三电讯接点320e。由图案化支撑底板320所产生的电讯接点可以如第一电讯接点320c作为传递第二导通孔311信号的接点；亦可如第二电讯接点320d，并不具有信号传递功能，而成为往后封装体中非电讯传递固着结构摆放位置；又可如第三电讯接点320e，直接传递该图案化接点所连通导通孔的电路信号。支撑底板320经图案化后，亦可作为导通孔311间电讯传递媒介，如第二电讯通道320b所示。该支撑底板320可直接与第三导通孔319连接，导通孔319可为第一电子元件301中接地信号传递通道，藉此设计，支撑底板320成为第一电子元件301接地端，可有效提高第一封装单元体300电气特性。
图3c为对应图3a，本发明的封装单元的第二可能底视图，为便于说明，该图忽略图3a中第二电路保护层314以及第二电讯接点保护层326。支撑底板320经图案化制造工艺后，仅保留电讯通路部份，如第一电讯通道320a、第二电路通道320b、支撑底板320背面为填充物310。因仅保留支撑底板320具有电讯通路部份材料，故裸露内部的接合层316，此方式的优点为第一电子元件301仍可通过第二导通孔传递信号至第一电讯通道320a或第二电路通道320b，同时图案化后的支撑底板320可提供如散热鳍片功能，进一步强化第一封装单元体300热驱散特性。
图3d为对应于图3a，本发明的封章单元的第三可能底视图。第二电路保护层314覆盖于支撑底板320上，给予前述位于支撑底板上的电讯通道适当保护，并定义出一第一电讯接点320c、第二电讯接点320d的位置，形成本发明所提出的具多重微电子元件的晶圆级封装单元体；前述的较佳实施例结构只做一说明，并非用于限制本发明。
图4为本发明的第二实施例，为利用本发明的封装单元，进行第一形式堆叠封装的截面示意图。第一封装单元体410与第二封装单元体420于上下两侧相对应位置接具有电讯接点；例如用具电讯传递的固着结构403与基板上电讯接点402连接，可使第一封装单元体410，第二封装单元体420以及基板401形成电讯导通，进而达成堆叠封装的目的。
图5为本发明的第三实施例，为利用本发明的封装单元进行第二形式堆叠封装的截面示意图。第一封装单元体510、第二封装单元体520、第三封装单元体530，可与不同大小的第四封装单元体540进行堆叠并组装于基板501上，其中基板上包含电讯接点502与固着结构503连接；封装单元间电讯传递方式除可使用具电讯传递的固着结构503外，亦可例用具电讯传递的接合材料505；同时为提高封装结构整体的可靠度，接合材料504可施加于具电讯传递的固着结构503周围，用以增加固着结构的强度。
图6为本发明的第四实施例，为利用本发明的封装单元进行第三形式堆叠封装的截面示意图。第一封装单元体610除可利用第一电讯传递固着结构602，进行单一封装单元间的堆叠及与基板601上第一电子元件605电讯连通外(如图4)；亦可以利用第二电讯固着结构603连接来自较小尺寸的第二封装单元体620与第三封装单元体630的电路信号，及利用基材上导电体604，与基材连接；此第四实施例中，位于第一封装单元体610的支撑底板606可形成第二电讯通道607，该第二电讯通道607并不传递来自第一电子元件的信号，而提供一传输通道可使第二电子元件608及第三电子元件609，经由第三具电讯传递的固着结构611、第四具电讯传递的固着结构612与第二电讯通道607，进行彼此间的信号传递与连通。前述的较佳实施例结构只做一说明，并非用以限定本发明。
图7为发明的第五实施例，为利用本发明的封装单元与未经封装的电子元件，进行第四形式堆叠封装的截面示意图。基板701上连接第一封装单元体710，该第一封装单元体710上承载第二封装单元体720与第一电子装置708，该装置可为他种形式的封装单元，亦可以是任意现有未经封装的电子元件；进行封装体堆叠时可使用多种不同尺寸的固着结构传递封装体间的电路信号，如图适中的较大第二具电讯传递的固着结构703与第一电讯接点704相接；较小的第一具电讯传递的固着结构702与第二电讯接点705相接；第二封装单元体720与第一电子装置708间的电路信号可由第一电讯通道706进行传递。
图8为本发明的第六实施例，为利用本发明的封装单元与他种封装单元或电子元件，进行第五形式堆叠封装的上视图。于基板801上例用具电讯传递的固着结构(图8中未标示)，使第一封装单元体810固着于基板801；第一封装单元体810上方，以具有电讯传递的固着结构(图8中未标示)连接第二封装单元体820、第三封装单元体830以及第四封装单元体840；该堆叠式封装中，包含位于第一封装单元体810中的第一电子元件811、为于第二封装单元体820中的第二电子元件821与第三电子元件822、位于第三封装单元体830中的第四电子元件831与第五电子元件832、以及位于第四封装单元体840中的第六电子元件841，共六种电子元件；利用本发明所提出的具导电性支撑底板的封装单元，以该封装单元两侧的电讯接点达到多芯片堆叠的目的，并可视该六电子元件的电连信号依照实际应用需求形成通路。
本发明以较佳实施例说明如上，然其并非用以限定本发明所主张的专利权利范围。其专利保护范围当视权利要求范围及其等同领域而定。凡熟悉此领域的技术者，在不脱离本专利精神或范围内，所作的更动或润饰，均属于本发明所揭示精神下所完成的等效改变或设计，且应包含在权利要求范围内。

Claims (10)

1.一种电子封装结构，其特征在于，所述的电子封装结构至少包含：
一导电支撑底板；
一电子元件，装置于所述的支撑底板，其中所述的支撑底板的面积可大于、等于或小于所述的电子元件；
一填充区域，形成于所述的电子元件四周，于所述的填充区域内具至少一导通孔，且于所述的导通孔内或孔壁填充具导电特性的材料，使所述的填充区域的表面与前述的支撑底板形成电讯连接：
一电讯接点，形成于所述的电子封装结构的至少一侧，且所述的电讯接点表面积可大于、等于或小于所述的电子元件上表面面积；
一电讯通道，形成于所述的电子封装结构的至少一侧，且分别与前述的电讯接点连接，使所述的电讯通道与所述的电子元件内部电路形成通路。
2.如权利要求1所述的电子封装结构，其特征在于，其中所述位于所述的填充区域的所述的导通孔用以使所述的电子封装结构两侧进行电讯传递。
3.如权利要求1所述的电子封装结构，其特征在于，其中所述具有导电特性的所述的支撑底板，为一热良导体，具有导热特性；又所述的支撑底板与所述的电子元件连接，形成接地端。
4.如权利要求1所述的电子封装结构，其中所述具有导电特性的所述的支撑底板，可为铜、镍、铁、铝、钴、金或以上金属材料合金或他种具导电性的材料组合。
5.如权利要求1所述的电子封装结构，其特征在于，其中所述的导通孔内部所填充的导电金属为锡、银、金、铝、铍、铜、镍、铑、钨或以上金属材料合金或他种具导电性的材料组合。
6.如权利要求1所述的电子封装结构，其特征在于，其中所述的电讯接点，其上利用网版印刷、模板印刷、滚筒式涂布、喷墨涂布、贴合、微影技术或其它适合方式形成电讯接点保护层。
7.如权利要求1所述的电子封装结构，其中所述的填充区域，可为具有热塑性或热固性的材料组成，所述的填充区域利用网版印刷、模板印刷、滚筒式涂布、喷墨涂布、贴合、微影技术或其它适合方式形成。
8.一种具有复数个封装单元体的立体堆叠电子封装结构，其特征在于，所述的具有复数个封装单元体的立体堆叠电子封装结构至少包含：
复数个导电支撑底板；
复数个电子元件，布于所述的支撑底板的表面，所述的支撑底板的面积可大于、等于或小于所述的电子元件的面积；
复数个填充区域，形成于所述的电子元件四周，于所述的填充区域内具有复数个导通孔，且于所述的导通孔内或孔壁填充具导电特性的材料，使所述的填充区域的表面与前述的支撑底板形成电讯连接：
复数个电讯接点，形成于所述的电子封装结构的至少一侧，且所述的电讯接点表面积可大于、等于或小于前述的电子元件上表面面积；
复数个电讯通道，形成于所述的电子封装结构的至少一侧，且分别连接于前述的电讯接点，使所述的电讯通道与所述的电子元件内部电路形成通路；
复数个固着结构，形成于所述的电讯接点上。
9.如权利要求8所述的具有复数个封装单元体的立体堆叠电子封装结构，其特征在于，其中所述的固着结构，为锡、银、金、铝、铍、铜、镍、铑、钨或以上金属材料合金或他种具导电性的材料组合。
10.如权利要求8所述的具有复数个封装单元体的立体堆叠电子封装结构，其中所述的固着结构，所述的结构周围填充不具导电性的接合材料，辅助前述封装单元体的堆叠接合。
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CN103730447A (zh) * 2012-10-10 2014-04-16 台湾积体电路制造股份有限公司 不具有组装通孔的堆叠封装结构
CN109411373A (zh) * 2018-09-18 2019-03-01 中国工程物理研究院电子工程研究所 一种采用载体支撑实现多层基板三维堆叠的方法
CN111384043A (zh) * 2018-12-26 2020-07-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730447A (zh) * 2012-10-10 2014-04-16 台湾积体电路制造股份有限公司 不具有组装通孔的堆叠封装结构
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