CN101449253A - 多处理器网关 - Google Patents

多处理器网关 Download PDF

Info

Publication number
CN101449253A
CN101449253A CNA2007800186475A CN200780018647A CN101449253A CN 101449253 A CN101449253 A CN 101449253A CN A2007800186475 A CNA2007800186475 A CN A2007800186475A CN 200780018647 A CN200780018647 A CN 200780018647A CN 101449253 A CN101449253 A CN 101449253A
Authority
CN
China
Prior art keywords
bus
processor
gateway
data
communications component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800186475A
Other languages
English (en)
Other versions
CN101449253B (zh
Inventor
M·伊勒
J·陶布
T·洛伦茨
S·布利克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of CN101449253A publication Critical patent/CN101449253A/zh
Application granted granted Critical
Publication of CN101449253B publication Critical patent/CN101449253B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/66—Arrangements for connecting between networks having differing types of switching systems, e.g. gateways
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H04L12/4604—LAN interconnection over a backbone network, e.g. Internet, Frame Relay
    • H04L12/462—LAN interconnection over a bridge based backbone
    • H04L12/4625—Single bridge functionality, e.g. connection of two networks over a single bridge
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L2012/40208—Bus networks characterized by the use of a particular bus standard
    • H04L2012/40215—Controller Area Network CAN
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L2012/40208—Bus networks characterized by the use of a particular bus standard
    • H04L2012/40241—Flexray

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)

Abstract

用于多个以数据包方式传输数据的串行总线(3)的多处理器网关，其中多处理器网关(1)具有：多个分别被设置用于连接串行总线(3)的通信组件(2)，多个对被逐字地通过附属于各个处理器(4)的内部系统总线(5)在处理器(4)和通信组件(3)之间传输的数据进行处理的处理器(4)，其中将多处理器网关(1)的内部系统总线(5)连接到通信组件(2)上，所述通信组件(2)对于每个系统总线(5)分别具有附属的接口单元，同时每个处理器(4)通过通信组件(2)上其附属的系统总线(5)和附属于系统总线的接口单元，与其它处理器(4)无关地和连接到通信组件(2)上的串行总线(3)没有等待时间地交换数据。

Description

多处理器网关
技术领域
本发明涉及用于多个以数据包方式传输数据的串行总线的多处理器网关。
背景技术
控制器，传感器和执行元件借助于网络或者由通信线路，尤其总线和相应的通信组件组成的通信系统的联网，近年在现代汽车制造业或机械制造业，尤其在机床领域以及自动化领域迅速增长。通过将功能分布到多个用户，尤其控制器，就可以实现协同作用。人们称之为分布的系统。这种分布的系统或网络因此由用户和连接这些用户的一个或者多个总线系统组成。不同的站或者用户之间的通信因此越来越多地通过这种通信系统，总线系统或者网络进行，通过所述通信系统，总线系统或者网络，待传输的数据以通知方式传送。将这种在总线系统，存取和接收机构上的通信交流以及错误处理通过相应的协议进行调节，其中各个协议的名称常常也同时被作为网络或总线系统本身的同义词应用。
例如在汽车领域，将CAN总线(Controller Area Network)制定为协议。该协议是一种事件控制协议，也就是说，协议的活动性，如消息的发送是由起源于通信系统之外的事件触发的。进入通信系统或总线系统的唯一通道是由以优先权为基础的位仲裁开启的。其前提条件是，给传输的数据以及因此涉及的每个通知赋予优先权。CAN协议非常灵活；只要还存在空闲的优先权(信息标识符)，那么增加其他的用户和通知将不成问题。所有在网络中待发送的具有优先权的通知及其发送或接收用户或者相应的通信组件的集合，被存放在列表中，即所谓的通信阵列中。
作为事件控制的自发的通信的备选方案，是纯时间控制的方案。在总线上的所有通信活动都是严格周期性的。协议活动，如通知的发送，只能由适用于整个总线系统的时间的流逝触发。进入该介质的通道是以发送者具有独家发送权的时间范围的分配为基础的。其中通知顺序通常在运行之前已经确定。因此制定一个能满足有关重复率，冗余度，截止日期等等通知要求的运行时刻表。人们称之为所谓总线进度表。这种总线系统例如是TTP/C。
两个所述总线类型的优点在时间控制的CAN解决方案，即所谓的TTCAN(Time Triggered Controller Area Network)中得以结合。该TTCAN满足了上述以示意图表示的对时间控制的通信的要求以及对某种程度灵活性的要求。TTCAN通过在所谓的唯一时间窗中为特定通信用户的周期性通知以及在所谓的仲裁时间窗中为多个通信用户的自发通知构建通信循环来满足这些。其中TTCAN基本上基于以时间控制的周期性通信，该通信由提供主要时间的用户或者通信组件(即所谓的时间主机)借助于时间基准消息提供时钟。
FlexRay协议提供了结合不同传输方式的另一种可能，因此对尤其被采用在汽车中的快速的，决定性的和容错的总线系统加以说明。该协议按照时分多址(TDMA Time-Division-Multiple-Access)的方法工作，其中给用户或待传输的通知赋予固定的时隙，在所述时隙中他们独家访问具有总线的通信线路。同时使所述时隙以固定的周期重复，从而可以准确预报通知通过总线被传输的时刻，并且决定性地实现总线访问。为了优化利用总线系统上传输通知的带宽，将该周期细分为静态的和动态的部分。其中固定的时隙位于总线周期开始时的静态部分。在动态部分，动态地安排时隙。其中独家的总线访问分别只能用于短时间。如果没有访问，则为下一个用户释放访问。该时间间隔被称为Minislot，在所述Minislot中等待第一个用户的访问。
正如刚才所说明的，存在众多不同的传输技术和因此涉及的总线系统或网络的类型。多到以至于相同或不同类型的多个总线系统必须互相连接。为此采用总线接口单元，即所谓的网关。网关因此可以是相同或者不同类型的不同总线之间的接口，其中网关将通知从一个总线传输到另一个或多个其他的总线。已知的网关由多个独立的通信组件组成，其中信息的交换是通过每个用户的处理器接口(CPU接口)或者每个通信组件的相应的接口组件实现的。其中该CPU接口由于除了要传递到用户本身的通知之外的这种数据交换而被强烈地加载，由此与因此而产生的传输结构一起获得相对低的数据传输速度。此外存在对共同的通知存储器，即所谓的消息存储器或信息RAM进行分配，以因此补偿结构缺陷的集成的通信控制器或者通信组件。当然，这种集成的通信组件因而对于数据传输来说是非常不灵活的，并且尤其规定了总线连接的确切数量并且大部分还必须是相同的总线系统。
图1示出了按照现有技术的总线系统。所述总线系统包含多个可被串行数据总线连接的通信组件或通信控制器(CC)。在图1中示出的多处理器网关包含内部系统总线或外设总线，在所述总线上除了通信组件外，还连接了主CPU(Host-CPU)和表示第二个处理器的所谓的网关单元。多处理器网关内部的通信，根据主/从原则进行，其中通信组件被作为从单元工作，而主CPU和网关单元被作为主单元工作。通信组件在此处被作为从单元，不能自己进行数据传输，而只能响应主机的要求。
主CPU对各个通信组件CC进行配置，检查和控制。其中CPU读取接收到的消息或通知，对它进行处理并产生新的消息。此外CPU负责通知的发送。例如在简单网关状态下，常常只需要从一个通信组件中读取接收到的数据，并且写入一个或多个其他用于发送的通信组件中。如果不使用DMA控制器，则主CPU将数据逐字地从通信组件传输到数据存储器RAM或CPU内部存储器中。接着对数据进行处理并且传输到相应的通信组件中。数据存储器RAM除了包含数据外，还包含可被CPU执行的程序代码。在数据存储器RAM中，数据例如以便于CPU进行进一步处理的通信组件CC的通知对象或消息的形式存放。
通信组件CC被表示为多处理器网关到各个总线系统，也就是串行总线的数据连接线。在传统的多处理器网关上，通信组件分别具有一个通知或消息存储器。在消息存储器中存放了经总线接收到的以及将发送的消息。其中主CPU可以通过无源接口访问消息存储器以及包含在其中的数据对象。
外设或系统总线被用于相互连接各个部件。在总线主机的控制下，将数据写入模块并且再读取。网关单元承担了网关功能的控制。网关单元例如可以由控制内部消息传送的协处理器构成。网关单元被用于主CPU的卸载。由网关单元承担的网关功能包含例如消息的处理，比较和新消息的组合以及消息的发送。这些功能都由作为总线主机的网关单元执行。将系统总线的传输带宽，在两个主机单元，也就是网关单元和总线主机之间分配。
还可以根据主机的复杂性和数量，在外设或系统总线上采用分级的总线系统。
图2示出具有2个等级的分级的总线系统(CrossbarInterconnection Switches，交叉互联开关)。利用总线系统的分级的结构，可以在图2所示出的多处理器网关上同时进行多个内部的数据传输，只要所述数据传输不发生在两个分级的层之间。在图2示出的例子中，分级层1的数据传输在CPU和外设模块之间进行，而两个通信组件之间的第二数据传输则在另一个分级层进行。
在传统的多处理器网关上，将系统总线或分级构建的总线系统的数据传输带宽在总线主机之间分配。同时采用各种访问方法。例如给不同的总线主机分别分配相同的传输带宽。备选地可以使不同的主机单元赋有不同的优先权，其中具有较高优先权的主机单元，例如主CPU，在数据传送时具有优先权。
传统的多处理器网关因此具有缺点，即始终有主机单元必须等待，直至可以进行内部的数据传输为止。如果不同的主机想同时访问共同的系统总线，则将引起访问冲突。由此增加了内部数据传输的延迟时间或等待时间。如果例如网关单元使用了用于数据传输的系统总线，则在主CPU能够再次访问外设模块或通信组件或者其他存储器中的数据之前，自动为主CPU产生等待周期。在主机进行数据传输时，其他的主机单元因此不能够访问外设模块。此外在这段等侯时间期间，主CPU不能够进行数据处理操作。
发明内容
因此本发明要解决的技术问题是，创建一种可以使各个主机没有等待时间地并行传送数据的多处理器网关。
该技术问题按照本发明是由具有权利要求1所述特征的多处理器网关解决的。
本发明创建了一种具有多个以数据包方式传输数据的串行总线的多处理器网关，其中多处理器网关具有：
-多个分别被设置用于连接串行总线的通信组件，
-多个用于处理数据的处理器，所述数据逐字地被附属于各个处理器的内部系统总线在处理器和通信组件之间传输，其中将多处理器网关的内部系统总线连接到对于每个系统总线分别具有附属接口单元的通信组件上，同时每个处理器通过其附属的系统总线和通信组件上附属于系统总线的接口单元，与其他处理器无关地和连接到通信组件上的串行总线没有等待时间地交换数据。
在按照本发明的多处理器网关的优选实施形式上，每个通信组件具有：
-连接到串行总线上的通信协议单元，用于在分别由多个数据字组成的数据包和消息之间进行转换，
-消息中继传输单元，用于在至少一个消息存储器和通信协议单元以及缓冲存储器之间中继传输消息，
-多个分别连接到多处理器网关的附属系统总线上的接口单元，
其中每个接口单元与至少一个暂存消息的附属缓冲存储器连接，而且将数据字通过多个系统总线及其附属的接口单元，同时地没有等待时间地传入和传出接口单元的缓冲存储器。
在按照本发明的多处理器网关的实施形式上，所述串行总线是以太网总线。
在按照本发明的多处理器网关的进一步实施形式上，所述串行总线是现场总线。
在按照本发明的多处理器网关的备选实施形式上，所述现场总线是CAN总线。
在按照本发明的多处理器网关的进一步实施形式上，所述现场总线是FlexRay总线。
在按照本发明的多处理器网关的进一步实施形式上，所述现场总线是MOST总线。
在按照本发明的多处理器网关的进一步实施形式上，所述现场总线是LIN总线。
在按照本发明的多处理器网关的实施形式上，将每个处理器构成其附属系统总线的总线主机(Bus-Master)。
在按照本发明的多处理器网关的进一步实施形式上，将通信组件构成系统总线的从单元。
在按照本发明的多处理器网关的实施形式上，每个系统总线具有数据总线，地址总线和控制总线。
在按照本发明的多处理器网关的实施形式上，将连接到系统总线上的数据处理单元设计为用于控制连接到通信组件上的串行总线之间数据传送的处理器。
在进一步实施形式上，将连接到系统总线上的数据处理单元实施为用于控制连接到通信组件上的串行总线之间数据传送的协处理器。
在备选实施形式上，将连接到系统总线上的数据处理单元实施为用于控制连接到通信组件上的串行总线之间数据传送的FSM。
附图说明
接下来借助于用于阐述本发明主要特征的附图，对按照本发明的多处理器网关的优选实施形式加以说明。
附图中：
图1：示出按照现有技术的网关；
图2：示出按照现有技术的具有分级系统总线的网关；
图3：示出按照本发明的多处理器网关的实施形式；
图4：示出包含在按照本发明的多处理器网关中的通信组件的可能实施形式的框图。
具体实施方式
如在图3中可以辨别的那样，按照本发明的多处理器网关1具有多个通信组件2-1，2-2，2-n。设定每个通信组件2-i分别用于连接串行总线3-i。多处理器网关1包含多个对数据进行处理的处理器4-i。在图3示出的实施形式中，第一处理器4-1构成在串行总线3-i之间协调消息传送的网关单元。另一个处理器4-2包含CPU(CentralProcessing Unit)和数据及指令存储器RAM。按照本发明的多处理器网关1的每个处理器4-1，4-2都具有附属的内部系统总线。在图3示出的实施形式中，网关单元4-1具有系统总线5-1，而处理器4-2具有系统总线5-2。在网关单元1对总线3-i之间的消息传送进行协调期间，实际的数据处理由处理器4-2的主CPU进行。两个系统总线5-1，5-2在实施形式中包含地址总线，数据总线和控制总线。网关单元1通过网关接口与系统总线5-1连接，并通过CPU接口与系统总线5-2连接。处理器4-2的主CPU通过CPU接口与系统总线5-2连接。将网关单元4-1和数据处理处理器4-2作为它们各自系统总线的总线主机工作。通信组件2被作为从单元工作，并且在图3示出的实施形式中与两个系统总线通过附属的接口单元连接。在多处理器网关1中采用的系统总线5-i的数量与主机单元4-i的数量一致。在按照本发明的多处理器网关1的进一步实施形式中，也可以设置多于两个的主机单元，其中使每个主机单元包含一个附属的系统总线5-1。按照本发明的多处理器网关1因此具有多个联网的方案。
图4示出在按照本发明的多处理器网关1中所采用的通信组件2-i的可能的实施形式。所述通信组件2具有网关接口2A和用户接口2B。网关接口2A构成通信组件2到网关单元4-1的系统总线5-1的接口。用户接口2B构成通信组件2与数据处理单元4-2的系统总线5-2的接口。此外通信组件还包含连接到串行总线3上的通信协议单元2C，所述通信协议单元2C被用于在通过串行总线传输的数据包DP和分别由一个或多个数据字DW组成的消息之间进行转换。
通信组件2-i此外还包含在至少一个消息存储器2E和通信协议单元2C之间中继传输消息的消息中继传输单元2D。除此之外，消息中继传输单元2D也被用于在消息存储器2E，通信协议单元2C以及缓冲存储器2F，2G之间中继传输消息。每个接口单元2A，2B分别具有至少一个附属的缓冲存储器。在图4示出的实施形式中，网关单元2A具有缓冲存储器2F，而用户接口2B具有缓冲存储器2G。缓冲存储器被用来暂时保存信息。在内部，缓冲存储器2F，2G和消息中继传输单元2D之间的消息通过数据连接线2H传输。通信单元2是主机网关1到附属串行总线3-i的连接体。所述串行总线3-i可以例如是以太网总线或现场总线。同时所述现场总线可以是CAN总线，FlexRay总线，MOST总线或LIN总线。
在按照本发明的多处理器网关1的实施形式中，将每个处理器4-i构成其附属系统总线5-i的总线主机。在备选的实施形式中，可以使每个系统总线5-i具有多于一个的总线主机4-i。通信组件2的接口单元的数量优选与在多处理器网关1中所采用的系统总线5-i的数量一致。在图4所示出的实施形式中，通信组件2-i具有两个接口单元2A，2B以及各自附属的缓冲存储器2F，2G。可以将数据通过两个接口单元2A，2B并行地写入通信组件模块，或者并行地从通信组件模块中读取。数据的仲裁，在按照本发明的多处理器网关1上，是在通信组件2内部进行。在通信组件上，通过网关接口2A连接到系统总线5-1上的缓冲存储器2F，被用于在网关单元4-1的网关操作内部进行数据传输，而主CPU4-2并未受到影响。总线主机由网关单元4-1构成的网关总线或者系统总线5-1，像总线主机由处理器4-2构成的CPU总线或系统总线5-2那样，被用于内部的数据传输或者两个通信组件2-i之间的数据传送。内部的数据传送在按照本发明的多处理器网关上通过各个系统总线5-i的数据线逐字地进行。同时将数据并行地通过构成系统总线5-i一部分的数据总线的数据线传输，其中字宽度与各个数据总线的总线宽度一致。在逐字地进行内部数据传输期间，将数据通过外部的串行数据总线3-i以数据包的方式传输，其中每个数据包DP包含其本身的标题或管理数据和有效载荷或有效数据。分别在通信组件2-i中包含的通信协议单元2C实施数据包DP和消息MSG之间的转换，其中每个信息MSG分别由一个或多个数据字DW组成。如果通信协议单元2C接收到数据包DP，则将该数据包转换成内部的消息MSG，并且例如暂存在消息缓冲存储器2E中。接着将消息MSG的数据字DW通过消息中继传输单元2D传输到缓冲存储器2F，2G中。缓冲存储器的存储容量在可能的实施形式中分别相当于至少一个数据字DW的字宽度。数据字DW通过系统总线5-i及其附属接口单元传出和传入缓冲存储器2F，2G是同时进行而没有等待时间的。
在可能的实施形式中，使多处理器网关1的各种系统总线5-1，5-2不同地被构建。如网关总线5-1使用得当，可以例如将该系统总线构建为最小化。系统总线5-1或网关总线5-1于是只有最小的地址和数据宽度以及少量的控制线。
按照本发明的多处理器网关1的优越性在于，减小了CPU系统总线5-2的负载，因为用于在连接串行数据总线3-i的第一通信组件2-i和连接串行总线3-j的第二通信组件2-j之间传输数据的数据传送，是通过分开的网关总线5-1实现的。由此使处理器4-2的主CPU能够无延时地或没有等待时间地工作，并且可以以简单的方式预见多处理器网关1的每一次反映，也就是说，这种反映与由各个串行总线3-i的外部数据流形成的负载无关。在按照本发明的多处理器网关1上，用于通信组件2之间数据传送的延迟时间最短，并且因此使用于两个外部串行总线系统，例如CAN现场总线和FlexRay现场总线之间消息传输的延迟时间最短。

Claims (14)

1.一种多处理器网关，用于多个以数据包方式传输数据的串行总线(3)，其中多处理器网关(1)具有：
多个分别被设置用于连接串行总线(3)的通信组件(2)；
多个用于处理数据的处理器(4)，所述数据被逐字地通过附属于各个处理器(4)的内部系统总线(5)在处理器(4)和通信组件(3)之间传输；
其中将多处理器网关(1)的内部系统总线(5)连接到通信组件(2)上，所述通信组件(2)对于每个系统总线(5)分别具有附属的接口单元(2A，2B)；
其中每个处理器(4)通过其附属的系统总线(5)和通信组件(2)上附属于系统总线的接口单元，与其他处理器无关地和连接到通信组件(2)上的串行总线(3)没有等待时间地交换数据。
2.如权利要求1所述的多处理器网关，其中每个通信组件(2)具有：
(a1)连接到串行总线(3)上的通信协议单元(2C)，用于在数据包(DP)和分别由多个数据字(DW)组成的消息(MSG)之间进行转换；
(a2)消息中继传输单元(2D)，用于在至少一个消息存储器(2E)和通信协议单元(2C)以及缓冲存储器(2F，2G)之间中继传输消息(SMG)；
(a3)多个分别连接到多处理器网关(1)的附属系统总线(5-1，5-2)上的接口单元(2A，2B)；
(a4)其中每个接口单元(2A，2B)与至少一个暂存消息的附属缓冲存储器(2F，2G)连接，同时将数据字(DW)通过多个系统总线(5-1，5-2)及其附属的接口单元(2A，2B)同时没有等待时间地传出和传入接口单元的缓冲存储器(2F，2G)。
3.如权利要求1所述的多处理器网关，其中所述串行总线(3)是以太网总线。
4.如权利要求1所述的多处理器网关，其中所述串行总线(3)是现场总线。
5.如权利要求3所述的多处理器网关，其中所述现场总线是CAN总线。
6.如权利要求4所述的多处理器网关，其中所述现场总线是FlexRay总线。
7.如权利要求4所述的多处理器网关，其中所述现场总线是MOST总线。
8.如权利要求4所述的多处理器网关，其中所述现场总线是LIN总线。
9.如权利要求1所述的多处理器网关，其中每个处理器(4)构成其附属系统总线(5)的总线主机。
10.如权利要求1所述的多处理器网关，其中通信组件(2)构成系统总线(5)的从单元。
11.如权利要求1所述的多处理器网关，其中每个系统总线(5)具有数据总线，地址总线和控制总线。
12.如权利要求1所述的多处理器网关，其中将连接到系统总线(5)上的处理单元(4-1)构建为控制连接到通信组件(2)上的串行总线(3)之间数据传送的处理器。
13.如权利要求1所述的多处理器网关，其中将连接到系统总线(5)上的处理单元(4-1)构建为控制连接到通信组件(2)上的串行总线(3)之间数据传送的协处理器。
14.如权利要求1所述的多处理器网关，其中将连接到系统总线(5)上的处理单元(4-1)构建为控制连接到通信组件(2)上的串行总线(3)之间数据传送的FSM。
CN2007800186475A 2006-05-24 2007-04-17 多处理器网关 Active CN101449253B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102006024848.1 2006-05-24
DE102006024848 2006-05-24
DE102006055512.0 2006-11-24
DE102006055512A DE102006055512A1 (de) 2006-05-24 2006-11-24 Mehrprozessor-Gateway
PCT/EP2007/053732 WO2007134922A1 (de) 2006-05-24 2007-04-17 Mehrprozessor-gateway

Publications (2)

Publication Number Publication Date
CN101449253A true CN101449253A (zh) 2009-06-03
CN101449253B CN101449253B (zh) 2012-06-20

Family

ID=38268991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800186475A Active CN101449253B (zh) 2006-05-24 2007-04-17 多处理器网关

Country Status (7)

Country Link
US (1) US8171199B2 (zh)
EP (1) EP2030118B1 (zh)
JP (1) JP5231400B2 (zh)
CN (1) CN101449253B (zh)
DE (1) DE102006055512A1 (zh)
ES (1) ES2427827T3 (zh)
WO (1) WO2007134922A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103488605A (zh) * 2013-09-24 2014-01-01 许继集团有限公司 多处理器并行通讯的总线架构
CN103944812A (zh) * 2014-04-14 2014-07-23 张薇 一种多处理器通信网关
CN105187304A (zh) * 2014-06-16 2015-12-23 阿自倍尔株式会社 网关装置以及包捕获方法
CN106656570A (zh) * 2016-11-16 2017-05-10 清华大学 一种车用余度异构线传网络及其数据传输方法
CN108482429A (zh) * 2018-03-09 2018-09-04 南京南瑞继保电气有限公司 一种轨道交通综合监控系统架构

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE467288T1 (de) * 2004-08-05 2010-05-15 Bosch Gmbh Robert Kommunikationskontrolleur für flexray-netze
DE102006055513A1 (de) * 2006-05-24 2007-11-29 Robert Bosch Gmbh Kommunikationsbaustein
DE102006055514A1 (de) * 2006-05-24 2007-11-29 Robert Bosch Gmbh Gateway zum Datentransfer zwischen seriellen Bussen
DE102010020446B4 (de) * 2010-05-12 2012-12-06 Wago Verwaltungsgesellschaft Mbh Automatisierungsgerät und Verfahren zur beschleunigten Verarbeitung von selektierten Prozessdaten
CN102193549A (zh) * 2011-05-26 2011-09-21 南昌大学 一种纯电动汽车多现场总线整车控制网络
DE102011089420A1 (de) * 2011-12-21 2013-06-27 Bayerische Motoren Werke Aktiengesellschaft Umsetzeinrichtung und Kommunikationsnetz mit einer Umsetzeinrichtung
KR102301020B1 (ko) * 2019-12-27 2021-09-09 현대오트론 주식회사 멀티 코어 마이크로컨트롤러를 이용한 차량용 전자 제어 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03176754A (ja) * 1989-12-06 1991-07-31 Toshiba Corp マルチプロセッサシステム
JP2702317B2 (ja) * 1991-07-05 1998-01-21 富士通株式会社 共用メモリの排他制御処理装置
JPH06161971A (ja) * 1992-11-26 1994-06-10 Nippon Telegr & Teleph Corp <Ntt> 多重化バス負荷分散制御方式
JPH06290127A (ja) * 1993-03-31 1994-10-18 Toshiba Corp コンピュータシステム
JPH09223103A (ja) * 1996-02-15 1997-08-26 Ricoh Co Ltd 情報処理システム
US5961623A (en) * 1996-08-29 1999-10-05 Apple Computer, Inc. Method and system for avoiding starvation and deadlocks in a split-response interconnect of a computer system
JPH1155303A (ja) * 1997-08-05 1999-02-26 Hitachi Cable Ltd イーサネットリピータ
JPH11177599A (ja) * 1997-12-16 1999-07-02 Hitachi Cable Ltd イーサネットリピータ
DE19819569B4 (de) * 1998-04-30 2005-09-22 Siemens Ag Elektronischer Schaltkreis für die Umwandlung von Daten
JP3419334B2 (ja) * 1999-01-14 2003-06-23 日本電気株式会社 データ処理装置および方法
JP2001156822A (ja) * 1999-11-25 2001-06-08 Nec Corp ハブ装置
JP4437386B2 (ja) 2002-11-19 2010-03-24 株式会社メガチップス 信号処理システム
EP1560385B1 (en) * 2004-02-02 2010-04-14 Sony Deutschland GmbH Method for data transfer in a multi-standard network
US7561571B1 (en) * 2004-02-13 2009-07-14 Habanero Holdings, Inc. Fabric address and sub-address resolution in fabric-backplane enterprise servers
DE102004033761A1 (de) * 2004-07-13 2006-02-09 Daimlerchrysler Ag Vorrichtung und Verfahren zum Datenaustausch auf mehreren Bussystemen

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103488605A (zh) * 2013-09-24 2014-01-01 许继集团有限公司 多处理器并行通讯的总线架构
CN103944812A (zh) * 2014-04-14 2014-07-23 张薇 一种多处理器通信网关
CN105187304A (zh) * 2014-06-16 2015-12-23 阿自倍尔株式会社 网关装置以及包捕获方法
CN106656570A (zh) * 2016-11-16 2017-05-10 清华大学 一种车用余度异构线传网络及其数据传输方法
CN106656570B (zh) * 2016-11-16 2019-09-13 清华大学 一种车用余度线传网络及其数据传输方法
CN108482429A (zh) * 2018-03-09 2018-09-04 南京南瑞继保电气有限公司 一种轨道交通综合监控系统架构

Also Published As

Publication number Publication date
ES2427827T3 (es) 2013-11-04
US20090292844A1 (en) 2009-11-26
DE102006055512A1 (de) 2007-11-29
EP2030118B1 (de) 2013-06-19
JP2009538069A (ja) 2009-10-29
JP5231400B2 (ja) 2013-07-10
CN101449253B (zh) 2012-06-20
WO2007134922A1 (de) 2007-11-29
EP2030118A1 (de) 2009-03-04
US8171199B2 (en) 2012-05-01

Similar Documents

Publication Publication Date Title
CN101449253B (zh) 多处理器网关
KR101016145B1 (ko) 통신 컴포넌트
CN101454763B (zh) 用于在串行总线之间传输数据的网关
CN101385296B (zh) 用于总线间信息自动路由的网关
EP1894364B1 (en) Communication system node
CN100579108C (zh) 一种远程密钥验证的方法和主机结构适配器
CN101278528B (zh) 通信系统的用户和通信控制器以及用于在通信系统的用户中实现网关功能的方法
CN101111826B (zh) 一种用于保证通信系统的实时消息传输的装置及方法
US7643477B2 (en) Buffering data packets according to multiple flow control schemes
CN100583819C (zh) 用于分组交换控制的集成电路和方法
CN1993687B (zh) 用于控制数据访问的消息管理器和方法以及通信组件
CA2657827A1 (en) Method and apparatus for distributing usb hub functions across a network
CN101282860A (zh) 用于把具有微控制器的FlexRay用户通过FlexRay通信控制装置连接到FlexRay通信连接上的方法、以及用于实现该方法的FlexRay通信控制装置、FlexRay用户和FlexRay通信系统
CN101283548A (zh) 在FlexRay通信组件和FlexRay用户之间的用户接口和用于通过这种接口传输消息的方法
US7564860B2 (en) Apparatus and method for workflow-based routing in a distributed architecture router
CN100401279C (zh) 支持包处理的可配置的多端口多协议网络接口
CN101449252B (zh) 通信组件以及用于双向数据传输的方法
CN112506824A (zh) 一种芯片和数据交互方法
Barrenscheen et al. TwinCAN-A New Milestone for Inter-Network Communication
Lawrenz et al. Data Link Layer Implementation
WO2006048822A1 (en) Integrated circuit and method for providing guarantees at application level

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant