JPH06161971A - 多重化バス負荷分散制御方式 - Google Patents
多重化バス負荷分散制御方式Info
- Publication number
- JPH06161971A JPH06161971A JP4317225A JP31722592A JPH06161971A JP H06161971 A JPH06161971 A JP H06161971A JP 4317225 A JP4317225 A JP 4317225A JP 31722592 A JP31722592 A JP 31722592A JP H06161971 A JPH06161971 A JP H06161971A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- command
- bic
- bics
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 交換システムや情報処理システムにおいて、
プロセッサ、共通メモリ(CM)、IO相互間を接続す
るシステムバスに転送するデータの負荷を均等に振り分
けることを目的とする。 【構成】 システムバス1を介して送信制御するn個の
バスインターフェース回路(BIC)5,6に内部フラ
グを設け、内部フラグが受付け可である場合にはコマン
ドを受付けてシステムバス上に情報を伝達し、内部フラ
グが受付け不可の場合には受付けを禁止し、かつ、一旦
コマンドを受付けたBICが内部フラグを受付け不可の
状態にし、循環的に隣合うBICの内部フラグを受付け
可の状態にする操作を繰り返して行うことにより、多重
化システムバスの負荷を均等に分散する構成をとる。
プロセッサ、共通メモリ(CM)、IO相互間を接続す
るシステムバスに転送するデータの負荷を均等に振り分
けることを目的とする。 【構成】 システムバス1を介して送信制御するn個の
バスインターフェース回路(BIC)5,6に内部フラ
グを設け、内部フラグが受付け可である場合にはコマン
ドを受付けてシステムバス上に情報を伝達し、内部フラ
グが受付け不可の場合には受付けを禁止し、かつ、一旦
コマンドを受付けたBICが内部フラグを受付け不可の
状態にし、循環的に隣合うBICの内部フラグを受付け
可の状態にする操作を繰り返して行うことにより、多重
化システムバスの負荷を均等に分散する構成をとる。
Description
【0001】
【産業上の利用分野】本発明は、例えば、交換機や情報
処理装置でシステムバスが多重構成される場合に、接続
システムバスに転送するデータの負荷を均等に振り分け
るための実現方式に係わる。
処理装置でシステムバスが多重構成される場合に、接続
システムバスに転送するデータの負荷を均等に振り分け
るための実現方式に係わる。
【0002】
【従来の技術】マルチプロセッサシステムでは、プロセ
ッサとメモリ、IO間のバス転送能力向上のため、バス
を多重化構成で使用される。その例として、村岡洋一:
「マルチプロセッサと並列処理」、近代科学社、昭和51
年9月5日発行がある。それによると、図5のように複
数のバスが使用され、ここでPはプロセッサ、Mはメモ
リバンクである。該論文では各機能回路はバス上のパケ
ット内のアドレスを見て処理を行う回路を必要とするこ
とが明記されている。最も単純なアドレス判定法は、メ
モリバンクが2つの場合の、偶奇アドレスの振り分けに
よる方法(インターリーブ法)が容易に考えられる。た
だし、この方法ではアクセスアドレスに偏りがあるとバ
スが平等に使用されないという欠点がある。また、この
方法では、メモリバンク数が多くなるとアドレス判定法
が複雑になるという欠点も有している。
ッサとメモリ、IO間のバス転送能力向上のため、バス
を多重化構成で使用される。その例として、村岡洋一:
「マルチプロセッサと並列処理」、近代科学社、昭和51
年9月5日発行がある。それによると、図5のように複
数のバスが使用され、ここでPはプロセッサ、Mはメモ
リバンクである。該論文では各機能回路はバス上のパケ
ット内のアドレスを見て処理を行う回路を必要とするこ
とが明記されている。最も単純なアドレス判定法は、メ
モリバンクが2つの場合の、偶奇アドレスの振り分けに
よる方法(インターリーブ法)が容易に考えられる。た
だし、この方法ではアクセスアドレスに偏りがあるとバ
スが平等に使用されないという欠点がある。また、この
方法では、メモリバンク数が多くなるとアドレス判定法
が複雑になるという欠点も有している。
【0003】
【発明が解決しようとする課題】交換機や情報処理装置
でシステムバスが多重化構成される時、そのシステムが
共通に使用することのできる「共通メモリ」(以下CM
と呼ぶ)にプロセッサ等からアクセスするには、システ
ムバスとプロセッサまたはCM内の内部バス間の送受信
制御を行うバスインターフェース回路(BIC)によ
り、システムバスを介してアクセスする。その際、1つ
のBICが頻繁にコマンドを受付けると、1つのシステ
ムバスに負荷の偏りが生じて、本来の目的であるシステ
ムバス多重化の有効利用が達成できず、ある1つのシス
テムバスの使用がアンバランス状態に陥り易くなり、シ
ステムに悪影響を及ぼす可能性が大である。
でシステムバスが多重化構成される時、そのシステムが
共通に使用することのできる「共通メモリ」(以下CM
と呼ぶ)にプロセッサ等からアクセスするには、システ
ムバスとプロセッサまたはCM内の内部バス間の送受信
制御を行うバスインターフェース回路(BIC)によ
り、システムバスを介してアクセスする。その際、1つ
のBICが頻繁にコマンドを受付けると、1つのシステ
ムバスに負荷の偏りが生じて、本来の目的であるシステ
ムバス多重化の有効利用が達成できず、ある1つのシス
テムバスの使用がアンバランス状態に陥り易くなり、シ
ステムに悪影響を及ぼす可能性が大である。
【0004】
【課題を解決するための手段】本発明は、システムバス
を介して送信制御するn個のBICが、特定のアルゴリ
ズムに従ってコマンド(オーダー)を循環的に受付ける
ことにより、多重化システムバスの負荷を均等に分散す
ることを可能にするバス負荷分散制御方式の実現を狙い
としている。
を介して送信制御するn個のBICが、特定のアルゴリ
ズムに従ってコマンド(オーダー)を循環的に受付ける
ことにより、多重化システムバスの負荷を均等に分散す
ることを可能にするバス負荷分散制御方式の実現を狙い
としている。
【0005】バスの転送方式として、バス転送の開始か
ら完了まで連続してバスを保留し続ける「インターロッ
ク」転送方式と、送信元がバス権を得てリードコマンド
発行時に、受信元へコマンド、アドレスを送信し終わっ
た時点で、一旦バスを解放し、受信元でリードデータの
準備が完了した時点で、受信元が再度バス権を得てリー
ドデータを送信元へ返送する「スプリット転送方式」が
ある。上記の2つの転送方式のいずれの場合でも、多重
化システムバスを介して転送するデータの負荷を均等に
分散するためには、BICへコマンドを発行する際に、
ソフトウエアでBICを循環的に指定して振り分ける方
法も考えられるが、ソフトウエア側での指定制御がオー
バーヘッドとなり、システムの性能低下が生じる可能性
があるため、プロセッサ、IO内にn個存在するBIC
自身で受付けの可/不可を循環的に認識する負荷分散制
御方式が考えられる。
ら完了まで連続してバスを保留し続ける「インターロッ
ク」転送方式と、送信元がバス権を得てリードコマンド
発行時に、受信元へコマンド、アドレスを送信し終わっ
た時点で、一旦バスを解放し、受信元でリードデータの
準備が完了した時点で、受信元が再度バス権を得てリー
ドデータを送信元へ返送する「スプリット転送方式」が
ある。上記の2つの転送方式のいずれの場合でも、多重
化システムバスを介して転送するデータの負荷を均等に
分散するためには、BICへコマンドを発行する際に、
ソフトウエアでBICを循環的に指定して振り分ける方
法も考えられるが、ソフトウエア側での指定制御がオー
バーヘッドとなり、システムの性能低下が生じる可能性
があるため、プロセッサ、IO内にn個存在するBIC
自身で受付けの可/不可を循環的に認識する負荷分散制
御方式が考えられる。
【0006】具体的には、それぞれのBICに内部フラ
グを設けて、受付け可/不可を定義し、内部フラグが受
付け可である場合は内部からのコマンドを受付けてシス
テムバス上に情報を伝達し、内部フラグが受付け不可の
場合は受付けを禁止する。その内部フラグの制御方法と
して、請求項1の発明では、一旦コマンドを受付けたB
ICは内部フラグを受付け不可の状態にして、循環的に
隣合うBICの内部フラグを受付け可の状態にし、その
操作を繰り返して行い、循環的にコマンドを受付けるよ
うにする。
グを設けて、受付け可/不可を定義し、内部フラグが受
付け可である場合は内部からのコマンドを受付けてシス
テムバス上に情報を伝達し、内部フラグが受付け不可の
場合は受付けを禁止する。その内部フラグの制御方法と
して、請求項1の発明では、一旦コマンドを受付けたB
ICは内部フラグを受付け不可の状態にして、循環的に
隣合うBICの内部フラグを受付け可の状態にし、その
操作を繰り返して行い、循環的にコマンドを受付けるよ
うにする。
【0007】請求項2の発明では、ある1つのBIC
は、予め定められたコマンドのアドレスの任意ビットの
みを内部フラグ受付け可とし、残りのn−1個のBIC
も定義されたコマンドアドレス情報内の任意ビットのみ
を内部フラグ受付け可とする。
は、予め定められたコマンドのアドレスの任意ビットの
みを内部フラグ受付け可とし、残りのn−1個のBIC
も定義されたコマンドアドレス情報内の任意ビットのみ
を内部フラグ受付け可とする。
【0008】請求項3の発明では、コマンド転送におい
て、コマンド完了報告のない、インターロック転送にお
ける、いわゆる突き放し形のコマンド(ライトアクセス
等)や、スプリット転送方式採用の場合には、バスアク
セスコマンドを一旦保持する必要があるので、送信バッ
ファを用いて、n個の各BICは自分のバッファ空き状
態を監視し、その送信バッファ空き容量監視情報を、n
個のBIC間で比較判定し、空き容量の大きい方のBI
Cの内部フラグの値を受付け可の状態にし、コマンドを
受付ける。これらの制御方式により、システムバスの均
等な負荷分散制御が可能になる。
て、コマンド完了報告のない、インターロック転送にお
ける、いわゆる突き放し形のコマンド(ライトアクセス
等)や、スプリット転送方式採用の場合には、バスアク
セスコマンドを一旦保持する必要があるので、送信バッ
ファを用いて、n個の各BICは自分のバッファ空き状
態を監視し、その送信バッファ空き容量監視情報を、n
個のBIC間で比較判定し、空き容量の大きい方のBI
Cの内部フラグの値を受付け可の状態にし、コマンドを
受付ける。これらの制御方式により、システムバスの均
等な負荷分散制御が可能になる。
【0009】
【作用】本発明のバス負荷分散制御方式では、BIC内
の内部フラグを用いて、コマンド受付けの可/不可を定
義して負荷を分散する。受付け可の場合は、内部フラグ
の値を「0」として、内部からのコマンドを受付けて情
報を転送する。受付け不可の場合は内部フラグの値を
「1」として、受付けを禁止する。請求項1の発明で
は、n個のBICは内部フラグの値を循環的に「0」
(受付け可)、「1」(受付け不可)として、必ず循環
的に隣合うように受付ける「ラウンドロビン形」である
ので、コマンドの種類に関わらず均等に負荷を分散でき
る。請求項2の発明では、n個のBICに予め定められ
た内部から発行されるコマンドアドレス情報内の任意ビ
ットによって負荷を分散する方式であるが、内部から発
行されるコマンドアドレスの任意ビットの値がほぼ均等
ならば、システムバスの負荷を均等に分散でき、特に2
n重化バスに適している。請求項3の発明では、n個の
BICがバスアクセスコマンドを保持する送信バッファ
の空き状態を比較判定して、送信バッファ空き容量が大
きい方が受付けられる。全てのコマンド実行時間が同じ
ならば、負荷を均等に分散できる。
の内部フラグを用いて、コマンド受付けの可/不可を定
義して負荷を分散する。受付け可の場合は、内部フラグ
の値を「0」として、内部からのコマンドを受付けて情
報を転送する。受付け不可の場合は内部フラグの値を
「1」として、受付けを禁止する。請求項1の発明で
は、n個のBICは内部フラグの値を循環的に「0」
(受付け可)、「1」(受付け不可)として、必ず循環
的に隣合うように受付ける「ラウンドロビン形」である
ので、コマンドの種類に関わらず均等に負荷を分散でき
る。請求項2の発明では、n個のBICに予め定められ
た内部から発行されるコマンドアドレス情報内の任意ビ
ットによって負荷を分散する方式であるが、内部から発
行されるコマンドアドレスの任意ビットの値がほぼ均等
ならば、システムバスの負荷を均等に分散でき、特に2
n重化バスに適している。請求項3の発明では、n個の
BICがバスアクセスコマンドを保持する送信バッファ
の空き状態を比較判定して、送信バッファ空き容量が大
きい方が受付けられる。全てのコマンド実行時間が同じ
ならば、負荷を均等に分散できる。
【0010】
【実施例】本発明の実施例を多重化バス構成の代表例で
ある二重化バス構成時を例に図1から図4を用いて説明
する。
ある二重化バス構成時を例に図1から図4を用いて説明
する。
【0011】図1は二重化共通バスを介して共通メモリ
とプロセッサを接続するシステム構成例を示し、ここで
1は第1の共通バス(システムバス)、2は第2のシス
テムバス、3はプロセッサボード、4はマイクロプロセ
ッサ(MPU)、5は第1のバスインターフェース制御
回路(BIC)、6は第2のBIC、7は内部バス、8
は内部メモリ(MEM)、9は共通メモリ(CM)であ
る。MPU4は内部バス7を介してメモリ8から命令/
データをリード/ライトしたり、さらにBIC5,6経
由でシステムバス1,2を介してCM9から命令/デー
タをリード/ライトする。
とプロセッサを接続するシステム構成例を示し、ここで
1は第1の共通バス(システムバス)、2は第2のシス
テムバス、3はプロセッサボード、4はマイクロプロセ
ッサ(MPU)、5は第1のバスインターフェース制御
回路(BIC)、6は第2のBIC、7は内部バス、8
は内部メモリ(MEM)、9は共通メモリ(CM)であ
る。MPU4は内部バス7を介してメモリ8から命令/
データをリード/ライトしたり、さらにBIC5,6経
由でシステムバス1,2を介してCM9から命令/デー
タをリード/ライトする。
【0012】図2は図1におけるシステムバス1,2の
負荷を均等に分散制御するためのBIC5またはBIC
6の実例を示し、1−1はシステムバス1と送信バッフ
ァ11,受信バッファ12との接続線、7−1は内部バス7
と制御回路10との接続線、11−1は送信バッファ11と制
御回路10との接続線、12−1は受信バッファ12と制御回
路10との接続線、13は状態送信部、14は状態受信部、15
は内部フラグ表示部である。本発明の請求項1では、内
部バス7より転送されてきたコマンドは送信バッファ11
に、一旦格納されてシステムバス1に転送される。その
際、接続線7−1経由により制御回路10の内部フラグ表
示部15の値を確認し、それが「0」なら受付ける。一旦
コマンドを受付けたことを通知された制御回路10は内部
フラグ表示部15の値を「1」に変更し、状態送信部13へ
通知する。通知された状態送信部13は、BIC6内の内
部フラグ表示部15の値を「0」になるように指示し、B
IC6は受付け可の状態になり、上記のBIC5と同様
な動作を行う。その後は双方で繰り返し同様の動作を行
うことでラウンドロビン形となる。
負荷を均等に分散制御するためのBIC5またはBIC
6の実例を示し、1−1はシステムバス1と送信バッフ
ァ11,受信バッファ12との接続線、7−1は内部バス7
と制御回路10との接続線、11−1は送信バッファ11と制
御回路10との接続線、12−1は受信バッファ12と制御回
路10との接続線、13は状態送信部、14は状態受信部、15
は内部フラグ表示部である。本発明の請求項1では、内
部バス7より転送されてきたコマンドは送信バッファ11
に、一旦格納されてシステムバス1に転送される。その
際、接続線7−1経由により制御回路10の内部フラグ表
示部15の値を確認し、それが「0」なら受付ける。一旦
コマンドを受付けたことを通知された制御回路10は内部
フラグ表示部15の値を「1」に変更し、状態送信部13へ
通知する。通知された状態送信部13は、BIC6内の内
部フラグ表示部15の値を「0」になるように指示し、B
IC6は受付け可の状態になり、上記のBIC5と同様
な動作を行う。その後は双方で繰り返し同様の動作を行
うことでラウンドロビン形となる。
【0013】図3は本発明の請求項2の具体的な実例を
示し、1−1はシステムバス1と送信バッファ11,受信
バッファ12との接続線、7−1は内部バス7と制御回路
10との接続線、11−1は送信バッファ11と制御回路10と
の接続線、12−1は受信バッファ12と制御回路10との接
続線、15は内部フラグ表示部である。
示し、1−1はシステムバス1と送信バッファ11,受信
バッファ12との接続線、7−1は内部バス7と制御回路
10との接続線、11−1は送信バッファ11と制御回路10と
の接続線、12−1は受信バッファ12と制御回路10との接
続線、15は内部フラグ表示部である。
【0014】図3において、BIC5は内部バス7から
転送されてきたコマンドのアドレスを制御回路10との接
続線7−1経由で制御回路10が奇数と判定すると、内部
フラグ表示部15の値を「0」にし、受付け可の状態にな
ってコマンドを受付ける。なお、制御回路の内部構成は
明示していないが、例えば、内部にアドレスの最下位ビ
ットの偶奇判定回路があり、予め、BIC5とBIC6
で自分の偶奇のいずれを受付けるかどうか初期設定され
ているものとする。一旦受付けたコマンドを送信バッフ
ァ11に格納する際に、制御回路10との接続線11−1経由
で制御回路10へ通知されて内部フラグ表示部の値を再び
「1」に変更して受付け不可にする。BIC6は自BI
C内の制御回路10が偶数と判定すると、上記ののBIC
5と同じ動作を行う。
転送されてきたコマンドのアドレスを制御回路10との接
続線7−1経由で制御回路10が奇数と判定すると、内部
フラグ表示部15の値を「0」にし、受付け可の状態にな
ってコマンドを受付ける。なお、制御回路の内部構成は
明示していないが、例えば、内部にアドレスの最下位ビ
ットの偶奇判定回路があり、予め、BIC5とBIC6
で自分の偶奇のいずれを受付けるかどうか初期設定され
ているものとする。一旦受付けたコマンドを送信バッフ
ァ11に格納する際に、制御回路10との接続線11−1経由
で制御回路10へ通知されて内部フラグ表示部の値を再び
「1」に変更して受付け不可にする。BIC6は自BI
C内の制御回路10が偶数と判定すると、上記ののBIC
5と同じ動作を行う。
【0015】図4は本発明の請求項3の具体的な実例を
示し、1−1はシステムバス1と送信バッファ11,受信
バッファ12との接続線、7−1は内部バス7と制御回路
10との接続線、11−1は送信バッファ11と制御回路10と
の接続線、12−1は受信バッファ12と制御回路10との接
続線、16はバッファの使用量の情報を送るバッファ容量
送信部、17はバッファの使用量の情報を受け取るバッフ
ァ容量受信部、15は内部フラグ表示部である。
示し、1−1はシステムバス1と送信バッファ11,受信
バッファ12との接続線、7−1は内部バス7と制御回路
10との接続線、11−1は送信バッファ11と制御回路10と
の接続線、12−1は受信バッファ12と制御回路10との接
続線、16はバッファの使用量の情報を送るバッファ容量
送信部、17はバッファの使用量の情報を受け取るバッフ
ァ容量受信部、15は内部フラグ表示部である。
【0016】図4において、内部バス7から転送されて
きたコマンドは制御回路10との接続線7−1経由で制御
回路10に通知される現状のBIC5の制御回路10は常時
自分自身の送信バッファ11の空き容量を監視し、その空
き容量監視状態を簡易なハードウエアで構成するために
値を「00」完全空き状態、「01」1/2空き状態、「1
0」1/4空き状態、「11」満杯状態と4階層に分割し
て、2ビットを用いて表示する表示状態をバッファ容量
送信部16へ通知して、第2のBICへ上記の4階層化し
た空き状態を転送する。BIC6も同じ動作を行い、バ
ッファ容量受信部17へ上記の4階層の空き状態を通知し
てくるバッファ容量受信部17は制御回路10へ第2BIC
6の送信バッファ11の空き容量を通知して、制御回路10
は自BIC5の送信バッファ11と相手BIC6の送信バ
ッファ11の空き状態を比較判定し、自BICの空き容量
が大きいことを示す場合は、自BICは内部フラグ表示
部15の値を「0」にしてコマンドを受付ける。また、ま
れに双方のBICの送信バッファ11の空き容量が同一に
なつた場合には、予め固定的にコマンドを受付ける側の
優先順位を双方のBICで定義しておけばその矛盾が回
避できる。
きたコマンドは制御回路10との接続線7−1経由で制御
回路10に通知される現状のBIC5の制御回路10は常時
自分自身の送信バッファ11の空き容量を監視し、その空
き容量監視状態を簡易なハードウエアで構成するために
値を「00」完全空き状態、「01」1/2空き状態、「1
0」1/4空き状態、「11」満杯状態と4階層に分割し
て、2ビットを用いて表示する表示状態をバッファ容量
送信部16へ通知して、第2のBICへ上記の4階層化し
た空き状態を転送する。BIC6も同じ動作を行い、バ
ッファ容量受信部17へ上記の4階層の空き状態を通知し
てくるバッファ容量受信部17は制御回路10へ第2BIC
6の送信バッファ11の空き容量を通知して、制御回路10
は自BIC5の送信バッファ11と相手BIC6の送信バ
ッファ11の空き状態を比較判定し、自BICの空き容量
が大きいことを示す場合は、自BICは内部フラグ表示
部15の値を「0」にしてコマンドを受付ける。また、ま
れに双方のBICの送信バッファ11の空き容量が同一に
なつた場合には、予め固定的にコマンドを受付ける側の
優先順位を双方のBICで定義しておけばその矛盾が回
避できる。
【0017】以上説明したように、本発明の請求項1〜
3で示した二重化バス負荷分散制御方式では、内部フラ
グ表示部15の値に1ビットを用いることにより、コマン
ドの受付け可/不可を自BICと相手BICとのコマン
ド受付け可/不可に関する状態を示す信号の相互応答に
よる確認とすれば、二重化バスの負荷を均等に分散制御
できる。
3で示した二重化バス負荷分散制御方式では、内部フラ
グ表示部15の値に1ビットを用いることにより、コマン
ドの受付け可/不可を自BICと相手BICとのコマン
ド受付け可/不可に関する状態を示す信号の相互応答に
よる確認とすれば、二重化バスの負荷を均等に分散制御
できる。
【0018】なお、請求項2の発明の実施例では、アド
レスの奇偶判定の出力で受付け可/不可の制御を行う場
合について説明したが、リード/ライト単位は、一般に
バイト、ワード(例えば4バイト長)、ブロック(例え
ば16バイト長)であるが、ブロック単位の場合は、通常
16バイト境界であり、ブロック単位アドレスで振り分け
ると全て偶数になるので、このような場合にはブロック
を指定するアドレス情報内の任意ビットの値を判定する
ことにより、振り分けが可能になる。この手法は、一般
的であり、バイト/ワードの場合でも同様に適用でき
る。
レスの奇偶判定の出力で受付け可/不可の制御を行う場
合について説明したが、リード/ライト単位は、一般に
バイト、ワード(例えば4バイト長)、ブロック(例え
ば16バイト長)であるが、ブロック単位の場合は、通常
16バイト境界であり、ブロック単位アドレスで振り分け
ると全て偶数になるので、このような場合にはブロック
を指定するアドレス情報内の任意ビットの値を判定する
ことにより、振り分けが可能になる。この手法は、一般
的であり、バイト/ワードの場合でも同様に適用でき
る。
【0019】請求項1〜3の実施例では、自BICから
相手BICに状態を通知する信号線と、相手BICから
自BICに状態を通知される信号線とを別の信号線で実
現しているが、双方の状態通知線を1本に短縮しても情
報を伝達するタイムスロットの間隔を広げて、双方の通
信を可能にする実現方法も考えられる。請求項3の発明
では、送信バッファの空き状態の表示を簡易的なハード
ウエア構成で実現するために、空き状態を4階層に分け
て2ビットで実現しているが、複数ビットを使用するこ
とにより双方の送信バッファ空き状態を詳細な状態まで
比較できる実現方法も考えられる。
相手BICに状態を通知する信号線と、相手BICから
自BICに状態を通知される信号線とを別の信号線で実
現しているが、双方の状態通知線を1本に短縮しても情
報を伝達するタイムスロットの間隔を広げて、双方の通
信を可能にする実現方法も考えられる。請求項3の発明
では、送信バッファの空き状態の表示を簡易的なハード
ウエア構成で実現するために、空き状態を4階層に分け
て2ビットで実現しているが、複数ビットを使用するこ
とにより双方の送信バッファ空き状態を詳細な状態まで
比較できる実現方法も考えられる。
【0020】また、請求項1と請求項2を組み合わせた
形、例えば、複数存在するBICを請求項2を適用し、
指定されたアドレスの任意ビットでグループ化し、その
グループ化内で請求項1を適用して受付けるBICをラ
ウンドロビン形で決定する実現方式も考えられる。ま
た、請求項2と請求項3を組み合わせた形も考えられ
る。例えば、複数個存在するBICを指定されたアドレ
スの任意ビットでグループ化し、そのグループ化内で請
求項3を適用して受付けるBICを送信バッファ空き容
量を比較判定して決定することでバスの負荷を均等に分
散できる実現方式も考えられる。
形、例えば、複数存在するBICを請求項2を適用し、
指定されたアドレスの任意ビットでグループ化し、その
グループ化内で請求項1を適用して受付けるBICをラ
ウンドロビン形で決定する実現方式も考えられる。ま
た、請求項2と請求項3を組み合わせた形も考えられ
る。例えば、複数個存在するBICを指定されたアドレ
スの任意ビットでグループ化し、そのグループ化内で請
求項3を適用して受付けるBICを送信バッファ空き容
量を比較判定して決定することでバスの負荷を均等に分
散できる実現方式も考えられる。
【0021】
【発明の効果】以上説明したように、本発明の多重化バ
ス負荷分散制御方式では、標準的システムバスのバスの
負荷をBIC内に内部フラグ1ビットとコマンド受付け
可/不可を自BICと相手BICとのコマンド受付け可
/不可に関する状態を示す信号の相互応答の確認を用い
ることにより、インターロック転送方式、スプリット転
送方式の両方の転送方式に適用でき、簡易なハードウエ
ア構成で均等に分散制御を実現できる。
ス負荷分散制御方式では、標準的システムバスのバスの
負荷をBIC内に内部フラグ1ビットとコマンド受付け
可/不可を自BICと相手BICとのコマンド受付け可
/不可に関する状態を示す信号の相互応答の確認を用い
ることにより、インターロック転送方式、スプリット転
送方式の両方の転送方式に適用でき、簡易なハードウエ
ア構成で均等に分散制御を実現できる。
【図1】図1は共通バスを介して共通メモリと接続する
プロセッサシステム構成例を示している。
プロセッサシステム構成例を示している。
【図2】図2は本発明のバス負荷分散制御方式を適用し
たバスインターフェース制御回路の構成例を示している
(請求項1対応)。
たバスインターフェース制御回路の構成例を示している
(請求項1対応)。
【図3】図3は本発明のバス負荷分散制御方式を適用し
たバスインターフェース制御回路の構成例を示している
(請求項2対応)。
たバスインターフェース制御回路の構成例を示している
(請求項2対応)。
【図4】図4は本発明のバス負荷分散制御方式を適用し
たバスインターフェース制御回路の構成例を示している
(請求項3対応)。
たバスインターフェース制御回路の構成例を示している
(請求項3対応)。
【図5】図5は従来技術による構成例を示している。
1 第1の共通バス(システムバス) 1−1 接続線 2 第2のシステムバス 3 プロセッサボード 4 マイクロプロセッサ(MPU) 5 第1のバスインターフェース制御回路(BIC) 6 第2のBIC 7 内部バス 7−1 接続線 8 内部メモリ(MEM) 9 共通メモリ 10 制御回路 11 送信バッファ 11−1 接続線 12 受信バッファ 12−1 接続線 13 状態送信部 14 状態受信部 15 内部フラグ表示部 16 バッファ容量送信部 17 バッファ容量受信部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H04L 12/02 13/08 8220−5K H04Q 11/04 9076−5K H04Q 11/04 K (72)発明者 清水 浩一 東京都千代田区内幸町1丁目1番6号 日 本電信電話株式会社内 (72)発明者 岡崎 眞 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高橋 正宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項1】 交換システム、情報処理システムにおい
て、プロセッサ、共通メモリ(CM)、IO相互間を接
続するシステムバスを多重数nで多重に設ける構成にお
いて、 上記のプロセッサ、CM、IO内に個々に置かれるシス
テムバスインターフェース制御回路(BIC)を、上記
の多重システムバス対応にそれぞれn個設け、n個のB
ICは上記のプロセッサ、CM、IO内の1つの内部バ
スを共用し、該BIC内には、内部バスからシステムバ
スへアクセスする場合のコマンド、アドレス、データを
格納する送信バッファとシステムバスアクセス時の相手
先から内部バッファへ返送される応答情報を格納する受
信バッファを有する場合に、 n個のBICに、それぞれ内部バスからのコマンド受付
け状態を表すコマンド受付け状態レジスタと、該BIC
間に該レジスタの情報を相互に通知しあう通知信号線を
設け、初期状態では1つのBICの受付け状態レジスタ
が受付け可能状態に、残りのn−1個のBICの受付け
状態レジスタを受付け禁止状態に設定し、コマンド受付
け状態レジスタが受付け可能になっている側のBIC
が、内部バスからコマンドを受付け付けた場合、該BI
C内のコマンド受付け状態レジスタ値を変更してコマン
ド受付け禁止状態にし、該レジスタ値を通知線により循
環的に隣合うBICに通知し、該通知を受けた側のBI
Cは、自己のコマンド受付け状態レジスタ値を変更し
て、コマンド受付け可能状態にし、内部バスからのコマ
ンド受付けをn個のBIC間で循環的にコマンドを受付
けるよう制御すること、を特徴とする多重化バス負荷分
散制御方式。 - 【請求項2】 プロセッサ、CM、IO相互間を接続す
るシステムバスを多重に設ける構成において、 上記のプロセッサ、CM、IO内に個々に置かれるBI
Cを、上記の多重システムバス対応にそれぞれn個設
け、n個のBICは上記のプロセッサ、CM、IO内の
1つの内部バスを共有し、該BIC内には、内部バスか
らシステムバスへアクセスする場合のコマンド、アドレ
ス、データを格納する送信バッファとシステムバスアク
セス時の相手先から内部バスへ返送される応答情報を格
納する受信バッファを有する場合に、 n個のBIC内に、コマンドと共に送られてくるアドレ
ス情報内の任意のビットを判定する回路をそれぞれ設
け、n個のBIC対応に受付け可能なアドレス情報内の
任意ビットを予め定義し、内部バスからコマンドアクセ
ス時に、それぞれのBICで受付け可能なアドレスを判
定回路により自律的に判定して、自BICのアドレス判
定回路の出力が受付け可能状態を示す場合にコマンド受
付けを行うよう制御すること、を特徴とする多重化バス
負荷分散制御方式。 - 【請求項3】 プロセッサ、CM、IO相互間を接続す
るシステムバスを多重に設ける構成において、 上記のプロセッサ、CM、IO内に個々に置かれるBI
Cを、上記の多重システムバス対応にそれぞれn個設
け、n個のBICは上記のプロセッサ、CM、IO内の
1つの内部バスを共有し、該BIC内には、内部バスか
らシステムバスへアクセスする場合のコマンド、アドレ
ス、データを格納する送信バッファとシステムバスアク
セス時の相手先から内部バスへ返送される応答情報を格
納する受信バッファを有する場合、 n個のBIC内に、送信バッファの空き容量状態を表す
複数ビットからなるバッファ空き容量状態レジスタをそ
れぞれ設け、かつ、n個のBIC間にはバッファ空き容
量状態レジスタの内容を相互に通知しあう通知線を設
け、自BIC送信バッファの空き容量状態値と他BIC
から通知線で通知される他BICの送信バッファの空き
容量状態値を比較判定する比較判定回路とをそれぞれ設
け、内部バスからのコマンドアクセス時に、比較判定回
路の出力が自BICの送信バッファの空き容量状態が他
のBICの送信バッファの空き容量状態値より大きいこ
とを示す場合に該コマンドを受付け、値が等しいことを
示す場合には、予め固定的に定めた側のBICが該コマ
ンドを受付けるように制御すること、を特徴とする多重
化バス負荷分散制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4317225A JPH06161971A (ja) | 1992-11-26 | 1992-11-26 | 多重化バス負荷分散制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4317225A JPH06161971A (ja) | 1992-11-26 | 1992-11-26 | 多重化バス負荷分散制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06161971A true JPH06161971A (ja) | 1994-06-10 |
Family
ID=18085876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4317225A Withdrawn JPH06161971A (ja) | 1992-11-26 | 1992-11-26 | 多重化バス負荷分散制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06161971A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009538069A (ja) * | 2006-05-24 | 2009-10-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | マルチプロセッサ・ゲートウェイ |
-
1992
- 1992-11-26 JP JP4317225A patent/JPH06161971A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009538069A (ja) * | 2006-05-24 | 2009-10-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | マルチプロセッサ・ゲートウェイ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3899085B2 (ja) | ネットワーク装置 | |
US5261059A (en) | Crossbar interface for data communication network | |
US4468733A (en) | Multi-computer system with plural serial bus loops | |
US4692862A (en) | Rapid message transmission system between computers and method | |
US5958031A (en) | Data transmitting/receiving device of a multiprocessor system and method therefor | |
JPH05241947A (ja) | 分散クロスバー・スイッチ・アーキテクチャにおける交換接続の配列。 | |
EP0097028A2 (en) | Multiple-microcomputer communications system | |
US5311510A (en) | Data storing system for a communication control circuit | |
US4796022A (en) | Double transit bus system | |
JPH06161971A (ja) | 多重化バス負荷分散制御方式 | |
US5875475A (en) | Continuous data server apparatus and method for controlling continuous data server | |
KR20010053612A (ko) | 기억 장치 및 상기 기억 장치를 동작시키기 위한 방법 | |
JPH10262272A (ja) | 時分割多重化通信媒体の簡単なインターフェース | |
CN100422978C (zh) | 具有多个互相通信的数字信号处理器的集成电路 | |
JPS6298842A (ja) | パケツト交換システム | |
EP0762293B1 (en) | Control device for controlling a connection between an arithmetic processor and a main memory unit | |
AU624745B2 (en) | Packet/fast packet switch for voice and data | |
JPS60150146A (ja) | 電子計算機の主記憶選択装置 | |
JPH09269937A (ja) | プロセッサ間通信におけるパケット送信方法およびその装置 | |
JPS648501B2 (ja) | ||
GB2203574A (en) | Parallel processor arrays | |
JPH04104540A (ja) | 多重化装置 | |
US7177997B2 (en) | Communication bus system | |
JPS63193638A (ja) | パケツト信号処理装置 | |
JPH0225580B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |