CN101447483B - 晶片水平测量功率器件的改进校准法及半导体晶片 - Google Patents

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Abstract

一种校准半导体功率器件栅电阻测量的方法，该方法包括在邻近多个半导体功率芯片的半导体晶片测试区上构建一个RC网络和测量该RC网络的电阻和电容为进行晶片水平半导体功率器件测量校准做准备的步骤。该方法还进一步包括将探针板与半导体晶片上的一组接触点连接以便首先进行晶片水平测量校准、随后对半导体功率芯片进行栅电阻Rg测量的步骤。

Description

晶片水平测量功率器件的改进校准法及半导体晶片 
说明 
本发明为2006年10月27日提出的专利号为200610143416.4，发明名称为晶片水平测量功率MOS门器件栅电阻的改进校准法的分案申请。 
技术领域
本发明涉及集成电路器件生产过程中对器件参数的测量，更具体地，本发明涉及一种新的、更精确的、能更方便地在晶片水平获取半导体装置精确器件参数的测量方法。 
背景技术
伴随高速金属氧化物半导体(MOS)门器件在功率转换应用中的问世，人们迫切希望能够精确地测量等效的串联栅电阻(Rg)。图1A显示了基于金属氧化物半导体场效应(MOSFET)的、由多个MOSFET晶体管器件构成的功率器件的等效电路，图1B是该等效串联栅电阻与MOSFET器件的输入电容串联连接构成RC网络时的情形。因此，串联的等效栅电阻不能采用直接的DC法进行测量。目前已有几种AC法可以进行这种测量，但所有这些方法均需要对测试电路和电缆线路不可避免地产生的寄生参数进行校准和删除，特别是在晶片水平极难对付那些电缆线路的寄生参数，因为只有在测试装置与探针板之间连接较长的电缆方能接触印模，然后再通过探针到达印模本身。另外，正如图2所示，在晶片上进行锯操作之前，晶片的整个后连线板(back plane而不是back plain)会在垂直器件上生成第二个功率电极，只有通过与晶片夹连接的同等长度的电缆方能接触。由于晶片夹的直径与晶片直径相同，大约在4-12英寸左右，必然会产生相当大的寄生电容和电感。 
当MOS器件封装结束后，在最终测试点测量栅电阻是比较容易的。但是，若在最终测试点抛弃业已封装好的器件则成本太高。在最终测试点抛弃业已封装器件的损失包括用于印模和封装时所有工序的全部成本。基于这一 原因，如能在晶片水平事先筛选出潜在有缺陷的器件，则成本效率就会得到极大的提高。如果能在晶片水平的早期筛选出有缺陷的器件，就可避免因封装这些有缺陷的器件而不必额外花费精力和时间，从而实现节约开支。因此，有必要尽可能早地在晶片水平对器件的参数进行测量。 
目前有几种交错法可以校准和测量等效栅电阻。图3显示了使用LCR表测量电路阻抗实施直接AC测试法的结构，MOSFET器件的栅极，也就是进行测试的器件(DUT)可视为一个简单的RC网络，采用四线测试技术利用LCR表就可测量栅电阻。对器件施加一个AC正弦信号，器件上的AC电压、AC电流和相差便可测定出来，而阻抗测量则分开为实数部分和与实数部分的虚数部分，代表等效栅电阻(Rg)。 
图4A显示了另一种实施串联谐振测量法的测试结构。由于器件是一个串联的RC网络，便会有串联电感而生成如图4A所示的RLC网络。如图4B所示，在对该网络进行频率扫描时，网络阻抗Z(ω)可以表示为：Z(ω)＝Rg+j*[ωLs-(1/ωCiss)]。当ωr＝1/(Ls*Ciss)1/2时，在谐振频率ωr处电容性阻抗(1/ωCiss)和电感性阻抗相互抵消，得到一个净阻抗，这便是等效栅电阻Z(ωr)＝Rg。 
事实上，实施这两种方法都是十分复杂的，因为存在有几种寄生参数，器件的行为与一个简单的RC网络大相径庭。当采用直接AC法时，必须密切注意因印模布局、探针连接、探针板和电缆线路与测试器件的连接而产生的栅源网络的串联电感。此外，电缆线路、探针板、探针和晶片夹的连接也会产生寄生电容。 
正常情况下，目前有一种简单的开放-短路删除法(open-short cancellationtechnique)可以对付这种寄生影响。首先，使探针升高，探针与DUT分离，测量到的阻抗用来确定寄生的电容。接下来，将探针降低放置到金属平面上，使探针与晶片或晶片夹短路时测量阻抗，得到的阻抗用来确定串联的寄生电阻和电感。但是，在测量的第一步不能正确说明夹的电容，而在测量的第二步不能正确说明布局的电感。由于这些原因，这种删除法仍然不能提供有效的方法在晶片水平测量时清出因存在多个电缆线路、探针板、探针连接和界面而产生的寄生电容和电感引起的测量错误。为了进一步改进测量的精确度，人们采用了大家所了解的另外一种负荷修改(load correction)的修正法测量 已知的RC网络。在实施负荷修正法时，试图通过测量含有预先确定的电阻和电容组合的印刷电路板(PCB)的额外步骤而增强测量的精确性。但是，这一过程不能消除探针板和印模布局的影响，因为到达PCB的探针结构是不同的。 
因此，在本领域依然存在着提供一种改进型的器件设计、测试结构和方法的要求，以期克服上述讨论中的局限性和缺点。 
发明内容
本发明的目标是提供一种改进的校准器件，该校准器件包括有一个内置的、电阻和电容精确可测的RC网络。本发明的另一个目标是提供一个探针板，设计用来对校准器件和用作RC网络封装在同一晶片上的MOSFET晶体管进行测量，这种MOSFET晶体管是作为生产的、需要校准的产品。本发明还有一个目标就是在Rg测量期间通过浮动漏极而提供一种简化的晶片水平栅电阻Rg测量方法。因此，早期技术中存在于晶片水平精确校准栅电阻Rg测量的技术问题从而得到了解决。 
具体地说，本发明的目标是提供一种改进型校准器件的设计，它包括一个内置的RC网络，其电阻和电容可以精确地测量。内置RC网络的电阻和电容的数值基本与封装在同一晶片上作为RC网络的MOSFET晶体管的电阻和电容的数值范围相同，通常封装在晶片底层的漏极可作为校准操作的一部分而从连接上取下。由于清除了与晶片夹连接的寄生电容和电感，校准结构可极大地简化测量校准过程。 
本发明一个较好的实施例简略地介绍了一种MOSFET器件，它包括置于一个半导体晶片上的多个MOSFET芯片。其中，半导体晶片进一步包括内置有一个RC网络的测试区，该RC网络的电阻和电容已知，随时可进行晶片水平MOSFET测量校准。晶片测试区还进一步包括一种测试结构，这种测试结构含有一组接触点，接触点的布局与连接探针板的MOSFET器件的布局相同，以便首先进行晶片水平MOSFET测量校准和随后对MOSFET芯片进行栅电阻Rg测量。在一个较好的实施例中，RC网络的电阻和电容的数值范围与MOSFET栅电阻Rg及其输入电容Ciss的范围基本相似。 
本发明还进一步介绍了一种校准MOSFET栅电阻测量的方法，它包括在 邻近多个MOSFET芯片的半导体晶片上的测试区生成一个RC网络和测量RC网络的电阻和电容为晶片水平进行MOSFET测量校准做准备的步骤。该方法还进一步包括将探针板与半导体晶片上的一组接触点连接起来的步骤，以便首先进行晶片水平MOSFET测量校准和随后对MOSFET芯片进行栅电阻Rg测量。在一个较好的实施例中，生成RC网络的步骤还进一步包括生成RC网络的电阻和电容，该电阻和电容的数值范围与MOSFET栅电阻Rg和MOSFET芯片的电容的数值范围基本相同。 
本发明还进一步介绍了一种探针板，它既可以接触校准结构对测量的RC网络进行校准，也可以接触MOSFET芯片测量MOSFET的Rg。 
附图说明
图1A是背景技术中标准MOSFET器件； 
图1B是背景技术中测量图1A中MOSFET器件等效栅电阻所涉及的RC网络的电路图； 
图2显示了是背景技术中常规测量方法经常涉及的、用于测量等效栅电阻的探针结构的透视图； 
图3显示了背景技术中用于测量DUT电阻的四线LCR测量装备的连接图； 
图4A显示了背景技术中进行串联谐振测量的另一种测试结构； 
图4B显示了背景技术中在谐振频率消除寄生电容和电感的变化情况； 
图5A显示了晶片设计的顶视图； 
图5B显示了MOSFET的设计； 
图5C显示了测量该MOSFET器件相对应的一个RC网络； 
图6显示了一种校准结构的设计，它在晶片上建立有一个已知RC网络的新型测试结构，供测试探针板接触； 
图7A是图6所示测试结构的横截面图； 
图7B显示了图7A的等效电路； 
图8A显示了用于一个较好实施例中的探针板的结构； 
图8B显示了用于另一个较好实施例中的探针板的结构。
具体实施方式
图5A中半导体晶片10的设计可用来对本发明在晶片水平测量栅电阻的改进型结构进行讨论。半导体晶片10由多个MOSFET晶体管20构成，由校准结构100组成的测试区30也位于晶片10上。根据图5B所示的MOSFET晶体管20的设计和图5C所示的等效电路，所示与源端子S和门接线端G连接的校准结构是基于这样的假定：图5B和图5C中并未明确显示的MOSFET器件的漏极连接可能是浮动的和从电路中清除，对Rg测量并未造成太大的影响。正如以下将要进行的详细讨论，在应用本发明的校准结构时，并不需要进行漏极连接。将漏极和晶片夹从电阻测量中清除，可以消除在漏极产生寄生电容和电感的根源，这是在常规测量结构中经常会遇到的、令人最头痛的问题。 
图6显示了一种测试结构的设计。这种测试结构使用了一种新的MOSFET测量校准结构，它在晶片上建立有一个RC网络，可供相同的测试探针板探测器件时接触。这种新型的测试结构100可置于同一晶片的测试场区作为MOSFET晶体管使用，测试场区，如图5A所示的测试区30，则设计用来供与栅电阻测量所使用的相同探针板接触。测试结构具有一个源区110和另一个源区120，该测试结构还包括一个栅区130。金属电阻器140将栅区130与源区110连接。图7A显示了图6所示的测试结构的横截面图，图7B显示了图7A的等效电路。源区110和120包括第一源点110和第二源点120，在每个源点的下面分别有沟槽电容器150-1和150-2，栅极金属电阻器R140置于栅极点130与第一源点110之间。由于与第一源点110和第二源点120整个区域沟槽中的多晶硅直接连接，如图6所示，第一源点110和第二源点120内的电容器的等效串联电阻(ESR)极低。 
图8A显示了一个较好实施例中用于校准和测量的探针板200的底部结构。支撑探针针220的探针支架210装置在诸如PCB的基质230中，在其两边均为地平面。探针支架210具有一个可以暴露探针针的敞开窗口240，该孔可透过PCB基质230，在探测时可从顶部提供一个观察窗口。探针针220与接线端连接，这样通过电缆与诸如LCR表(图中未画出)的测试器件连接，电缆输入套管接地(图中未画出)。调节探针针220挤压探针支架表面，使得探针板向下接触探针支架时不会碰到晶片，而探针可以保持与晶片的物理接 触。探针针220的设计与校准结构和MOSFET器件的接触点的安排匹配，因此，同一个探针板既可以接触校准结构完成校准过程，也可以对MOSFET器件进行测量。特别地，在校准过程中，探针板200与晶片上的校准结构成一直线，使与GF250和GS260连接的针220与栅极点130物理接触，而与SF270和SS280连接的针与图6所示的源点120物理接触。在执行测量的过程中，探针板与晶片上的MOSFET器件成一直线，使与GF250和GS260连接的针220与栅极点130物理接触，而与SF270和SS280连接的针与图5B所示的源点120物理接触。 
图8B显示了用于另一个较好实施例中的探针板300的结构，设计的接线端可以使探针针320与接线端350，360，370和380之间的连接长度最短，以便减少因连接接线端和位于探针支架310中的探针针320的未屏蔽导线而产生的直接电感，探针窗口340用来暴露支撑在基质330上的探针针320。不止一个探针针与电流更为均匀分布、SS370可以更精确地测量电压的SF360连接。即使栅极在浮动状态下鉴于校准和测量的条件是相同的，同一个探针板既能接触校准结构也能接触MOSFET器件的这一事实极大地改善了校准的精确性和简洁性。由于漏极未与测试系统连接，校准结构极大地简化了测量校准过程，因为此时消除了与夹基质连接而产生的寄生电容和电感。一个校准操作得到的测量结果包括有测试系统所引起的所有寄生作用的影响。 
使用图8A和图8B所示的校准卡进行了测量工作。例如使用四线法对显微操纵器上的标准可调探针进行独立的DC测量程序，此时，一对两根线提供流经栅极点130和源点110之间的电阻电流I，另一对线测量电阻140上的电压V。这样，栅极点130与源点110之间的电阻可以通过R＝V/I计算，首先测量了栅极点130到源点110之间的栅极电阻R。然后，再同样采用这些可调探针，但使用较低的频率(比如小于100kHz)，使在高频下干扰测量工作的串联电感效应引起的误差减到最小，也可以将源点110到源点120之间的电容测量出来，此时采用空载修正法(open circuit correction)是十分有益的。在小于10MHz频率范围内，该电容与频率无关，测试结构在此点的电阻和电容已知。下一步就是使用这个已知的负荷校准晶片探测系统。将探针板下降到测试结构上，使栅极置于栅极点130，源针置于源点120上，运用探测系统就可测量R和电容。由于R和电容的真实数值已知，此时便可使用负荷修正抵消法(load correction offsets)，从而使测量系统得到校准。随后在测量产品印模时，就可以正确地消除所有的寄生电容和电感而不需确定这些电容器和电感器的每个具体数值。 
在上述测试结构中，建议电阻R和电容C的数值范围应与所需产品的Rg和电容的数值范围相同，以便使系统在最精确的校准范围内运行。这可以通过使用与生产MOSFET栅极相同的工艺构建沟槽电容器实现。另外，还必须选择足够大的测试信号幅度，以便做到噪声免疫，但必须低于功率MOS器件的阈值电压，避免在进行测量期间将器件通电。 
事实上，本发明介绍了一种在半导体晶片上分布有多个半导体功率芯片的半导体晶片。其中，这种半导体晶片又进一步包括含有一个测试区，且该测试区中构建有RC网络，其电阻和电容已知，可随时在晶片水平对半导体功率器件进行测量校准。半导体功率晶片又进一步包括一组与探针板连接的接触点，首先在晶片水平对半导体功率器件进行测量校准，然后对半导体功率芯片的栅电阻Rg进行测量。在一个较好的实施例中，RC网络的电阻和电容的数值范围与半导体功率芯片的栅电阻Rg和电容的数值范围相同。 
另外，本发明还介绍了一种半导体功率晶片，它包括分布在邻近多个半导体功率芯片的半导体晶片上的晶片水平测量校准电路，半导体晶片的漏极浮动。在一个较好的实施例中，分布在半导体晶片上的晶片水平测量校准电路由RC网络构成。 
本发明还进一步介绍了一种校准半导体功率器件栅电阻测量的方法。该方法包括在邻近多个半导体功率芯片的半导体晶片的测试区中构建RC网络，以及测量该RC网络的电阻和电容为半导体功率器件进行晶片水平测量校准做好准备工作的步骤。该方法还进一步包括探针板与半导体晶片上的一组接触点连接进行晶片水平测量校准并随后对半导体功率芯片的栅电阻Rg进行测量的步骤。一个较好的实施例中，构建RC网络的步骤进一步包括生成RC网络的电阻和电容，使其数值范围与半导体功率芯片的栅电阻Rg和电容的数值范围相同。 
在一个备选的较好实施例中，本发明还进一步介绍了一种进行晶片水平半导体功率器件测量校准的方法。该方法包括为进行晶片水平测量校准在邻近多个半导体功率芯片的半导体晶片上生成晶片水平测量校准电路、使漏极浮动的步骤。在一个较好的实施例中，在半导体晶片上生成晶片水平测量校准电路的步骤还进一步包括构建一个RC网络。 
同样的技术还可以用于串联RLC谐振法。只要测试结构的电阻R和电容C测量出来、已知，实际测量测试结构(从栅点G到源点S2)的RLC谐振点的结果可以通过调整测量得到的R和C进行修正以匹配已知的数值。因此，同样的修正法也可用于产品印模，从而得到精确的Rg测量。 
尽管本发明是以目前较好的实施例进行的介绍，必须认识到这种介绍不应理解为仅仅局限于此。仔细阅读上述说明后，毫无疑问，本领域的技术人员将会明白还存在着许多变更和修改。因此，只要在本发明的真实精神和范围之内，随后所附的权利要求将应理解为可以包括所有这些变更和修改。

Claims (2)

1.一种半导体晶片，其特征在于，包括：
位于所述半导体晶片的测试区上的一种晶片水平测量校准电路，所述半导体晶片包含多个半导体功率芯片；位于所述测试区上的一种晶片水平测量校准电路进一步包括一个电阻器-电容器RC网络；
其中，所述半导体晶片的底层还包括所述多个半导体功率芯片的漏极；并且
所述电阻器-电容器RC网络包含的电容器为沟槽电容器。
2.一种进行晶片水平半导体功率器件测量校准的方法，其特征在于，包括：
在包含多个半导体功率芯片的半导体晶片上生成一种晶片水平测量校准电路，以便在未将所述半导体功率芯片的漏极与固定的电压电源连接的情况下进行所述的晶片水平测量校准；
在所述半导体晶片上生成一种晶片水平测量校准电路的所述步骤进一步包括构建一个邻近所述半导体功率芯片的电阻器-电容器RC网络；
其中，所述半导体晶片的底层还包括所述多个半导体功率芯片的漏极；并且
所述电阻器-电容器RC网络包含的电容器为沟槽电容器。 
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009048618A1 (en) * 2007-10-11 2009-04-16 Veraconnex, Llc Probe card test apparatus and method
DE102008015211B4 (de) * 2008-03-20 2011-01-05 Infineon Technologies Ag Messanordnung und Verfahren zum Betreiben der Messanordnung
CN102074489B (zh) * 2009-11-24 2012-10-03 中国科学院微电子研究所 一种多偏置下场效应晶体管栅漏电容的测试方法
CN102237288B (zh) * 2010-04-28 2013-02-06 中国科学院微电子研究所 一种检测氮化镓基场效应晶体管表面钝化效果的方法
CN102157415B (zh) * 2011-03-15 2015-05-20 上海华虹宏力半导体制造有限公司 裸芯片的晶圆参数的测试方法
CN102693959B (zh) * 2011-03-25 2014-12-10 上海华虹宏力半导体制造有限公司 Mos晶体管栅极电阻测试结构
TWI473425B (zh) * 2012-02-13 2015-02-11 Novatek Microelectronics Corp 無電流誤差之電阻電容校正電路
CN103293383B (zh) * 2013-06-04 2015-07-08 中国科学院微电子研究所 一种功率mosfet器件串联电阻的测试电路
CN105137315B (zh) * 2014-05-28 2018-04-13 株洲南车时代电气股份有限公司 一种晶闸管芯片门极测试工装
CN105203852B (zh) * 2014-06-10 2019-07-02 中国科学院微电子研究所 用于集成无源器件的测试板以及测试方案
US10162038B2 (en) * 2014-07-09 2018-12-25 Stmicroelectronics S.R.L. Method of interfacing a LC sensor and related system
CN105842604B (zh) * 2015-01-13 2019-02-26 复旦大学 集成电路后端工艺波动检测电路以及检测方法
US9709602B2 (en) * 2015-04-09 2017-07-18 Fisher-Rosemount Systems, Inc. Method for supplying fieldbus communication and power from a handheld maintenance tool in a hazardous area using a single lead set
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
US10446545B2 (en) 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
US10103140B2 (en) 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
JP6993949B2 (ja) * 2018-09-13 2022-01-14 株式会社東芝 電子回路及び方法
JP7155082B2 (ja) * 2019-09-09 2022-10-18 株式会社東芝 電子回路
CN112820714B (zh) * 2020-12-28 2022-12-13 中国电子科技集团公司第十三研究所 晶圆级电容标准样片及制备方法
CN113092863B (zh) * 2021-04-09 2023-02-10 全球能源互联网研究院有限公司 一种测算功率器件栅极内阻的方法、装置及存储介质
EP4354152A1 (en) * 2022-10-14 2024-04-17 Rohde & Schwarz GmbH & Co. KG Power calibration adapter, measurement application system, method
CN116994979B (zh) * 2023-09-26 2023-12-26 无锡卓海科技股份有限公司 方块电阻的测量方法、电子设备和存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177439A (en) * 1991-08-30 1993-01-05 U.S. Philips Corporation Probe card for testing unencapsulated semiconductor devices
US5773317A (en) * 1995-12-15 1998-06-30 Vlsi Technology Inc. Test structure and method for determining metal-oxide-silicon field effect transistor fringing capacitance
FR2790842B1 (fr) * 1999-03-12 2001-04-20 St Microelectronics Sa Procede de fabrication d'un circuit de test sur une plaquette de silicium
JP3565086B2 (ja) * 1999-04-16 2004-09-15 富士通株式会社 プローブカード及び半導体装置の試験方法
US6472233B1 (en) * 1999-08-02 2002-10-29 Advanced Micro Devices, Inc. MOSFET test structure for capacitance-voltage measurements
KR20020081417A (ko) * 2000-03-10 2002-10-26 인피네온 테크놀로지스 아게 다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열및 방법
US7045384B1 (en) * 2003-07-08 2006-05-16 Advanced Micro Devices, Inc. Method for determining metal work function by formation of Schottky diodes with shadow mask
TWI228597B (en) * 2004-02-25 2005-03-01 Nat Applied Res Laboratories Device monitor for RF and DC measurements
US7902852B1 (en) * 2007-07-10 2011-03-08 Pdf Solutions, Incorporated High density test structure array to support addressable high accuracy 4-terminal measurements

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