CN101350369A - 底部阳极肖特基二极管的结构和制造方法 - Google Patents
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Abstract
本发明公开了一种底部阳极肖特基二极管，该肖特基二极管包括设置在半导体衬底的底表面上的阳极电极，该底部阳极肖特基二极管进一步包括设置在半导体衬底深处并基本延伸到设置在半导体底表面的阳极电极的下沉掺杂区域，所述下沉掺杂区域由具有肖特基阳极功能的埋设肖特基势垒金属覆盖。所述底部阳极肖特基二极管进一步包括从与肖特基势垒金属层相对的半导体衬底的顶表面附近的阴极电极横向延伸的横向阴极区域，其中，该横向阴极区域掺以与下沉掺杂区域相反的杂质并邻接该下沉掺杂区域，从而在施加正向偏压下通过横向阴极区域和下沉掺杂区域从阴极电极到阳极电极形成电流路径，在施加反向偏压下下沉掺杂区域耗尽阴极区域从而阻断漏电流。
Description
技术领域
本发明总体涉及肖特基二极管器件。更具体地，本发明涉及多用途的具有底部阳极的肖特基二极管的器件结构和制造方法。
背景技术
常规的具有阴极设置在衬底底部的垂直结构的肖特基二极管受到许多应用难题的限制。由于高偏压施加到衬底上，所以阴极设置在衬底底部的垂直肖特基二极管与某些装配结构不兼容。而且，对于高压器件，当垂直肖特基二极管配备设置在衬底底部的阴极时，这样的器件结构要求芯片安装在其上的散热器电绝缘，但这样将导致热发散受限制并且增加系统设计的复杂性。不同类型的垂直肖特基二极管已经被揭示。图1A显示形成在衬底顶部的结型势垒肖特基二极管的横截面示意图，图1B显示作为衬底顶部沟道MOS(金属氧化物半导体)势垒肖特基二极管实施的另一种肖特基二极管。上述任何一种肖特基二极管中，当反向偏置电压到达一定高压时，肖特基势垒区域被PN结或者MOS沟道的耗尽区侧向遮蔽从而降低漏电流。图1C和图1D显示专利4,134,123公开的另一种结型势垒肖特基(JBS)二极管，该二极管的P+区从顶部阳极区域夹断漏极。但是，在一些实际应用中，尤其是在应用到要求具有多功能的小封装以减少元件数量和空间的便携设备时，上述公开的具有垂直结构和底部阴极的肖特基二极管仍然受到上文讨论的困难的限制。具体地，对于图1E所示的功率升压转换器的应用，肖特基二极管的阳极连接到MOSFET(金属氧化物半导体场效应晶体管)的漏极，该漏极通常位于MOSFET芯片的底部。人们希望将肖特基二极管共同封装到MOSFET封装中以降低阳极寄生电感，这样就必须两块单独的芯片区分别安装MOSFET和肖特基二极管，但也就增加了装配的复杂性和成本。
因此，在肖特基二极管的器件设计和制造的技术领域内仍然需要对现有的肖特基接触金属化方案进行改进以提供用于新颖的和经改进的阳极位于衬底底部的肖特基二极管的新器件结构和制造方法，使上文提到的问题和限制能得到解决。
发明内容
因此，本发明的目的是提供一种新颖的和经改进的以连接到衬底底部的组合阳极下沉区域和埋设肖特基接触实施的底部阳极肖特基(BAS，BottomAnode Schottky)二极管。该器件结构具有经减小的单元节距和在阳极下沉区域和阴极接触之间互连的N-阴极沟道的平面二极管。该结构与许多基础制造工艺相兼容从而降低制造成本，因此，前述的技术难题和限制可被克服。
具体地，本发明的一个目的是提供一种以通过阴极区域沿横向连接到阴极接触的组合阳极下沉区域实施的应用于升压转换器的经改进的底部阳极肖特基二极管器件，因此，通过阳极下沉区域的底部阳极连接显著减少了阳极电感，并且衬底源极接触的应用将源极电阻减到最小，以及这样的肖特基二极管可以适用于高增益和高频的应用场合。
本发明的另一个目的是提供一种以通过阴极区域沿横向连接到阴极接触的组合阳极下沉区域实施的经改进的底部阳极肖特基二极管器件，因此，单元节距能被减小，而对于给定工作电压，单位导通电阻(Rsp)被最小化以达到低正向压降。
本发明的另一个目的是提供一种以通过阴极区域沿横向连接到阴极接触的组合阳极下沉区域实施的经改进的底部阳极肖特基二极管器件，这样就获得低反向漏电流和高击穿电压。
本发明的另一个目的是提供一种以通过阴极区域沿横向连接到阴极接触的组合阳极下沉区域实施的经改进的底部阳极肖特基二极管器件，这样，该BAS二极管具有尺度缩放灵活性并且可与高压和低压应用相兼容。
本发明的另一个目的是提供一种以通过阴极区域沿横向连接到阴极接触的组合阳极下沉区域实施的经改进的底部阳极肖特基二极管器件，因此，由于随着分布体区接触，减少的热载流子注入以及峰值电压的产生远离氧化层，出现闭锁的可能性降低，所以该BAS二极管器件有加强的耐用性。
本发明的另一个目的是提供一种以通过阴极区域沿横向连接到阴极接触的组合阳极下沉区域实施的底部阳极肖特基二极管器件，因此，通过延伸到肖特基接触下方的屏蔽层，BAS二极管器件具有低漏电流，在经提升的阴极电压下完全夹断阴极区域和肖特基接触区域。
简而言之，为达上述目的，本发明的提供了一种底部阳极肖特基二极管，该二极管包括在半导体衬底的底表面上设置的阳极电极；该底部阳极肖特基二极管进一步包括阳极衬底连接，该阳极衬底连接由设置在半导体衬底中深处并基本延伸到设置在半导体底表面上的阳极电极的下沉掺杂区域形成，该下沉掺杂区域由具有肖特基阳极功能的埋设肖特基势垒金属覆盖；该BAS二极管进一步包括从与肖特基势垒金属层相对的半导体衬底顶表面附近的阴极电极横向延伸的横向阴极区域，其中，该横向阴极区域掺以与下沉掺杂区域相反的杂质并且与该下沉掺杂区域邻接，从而在施加正向偏压时，通过由肖特基接触连接的横向阴极区域和下沉掺杂区域在阴极电极和阳极电极之间形成电流路径，在施加反向偏压时，下沉掺杂区域耗尽阴极区域从而阻断漏电流。
所述的半导体衬底是P-型衬底，下沉掺杂区域是P-型掺杂区域，阴极区域是N-型掺杂区域。
所述的阴极区域横向延伸到下沉掺杂区域并在埋设肖特基势垒层附近具有逐级掺杂剖面，从而提供经减小的二极管电阻。
所述的阴极区域进一步包括阴极接触掺杂区域，为了接触覆盖该阴极接触掺杂区域的阴极势垒金属，该阴极接触区域掺以较高的掺杂浓度。
所述的BAS二极管进一步包括覆盖阴极区域的场氧化层，该场氧化层使埋设肖特基势垒金属与阴极区域绝缘。
所述的BAS二极管进一步包括覆盖阴极区域并使埋设肖特基势垒金属与阴极区域绝缘的场氧化层，该埋设肖特基势垒金属延伸到场氧化层的顶表面上方以作为场平板。
所述的BAS二极管进一步包括覆盖阴极区域并使埋设肖特基势垒金属与阴极区域绝缘的场氧化层，该埋设肖特基势垒金属在场氧化层的端表面对准并截断从而实现自对准制造工艺。
所述的BAS二极管进一步包括覆盖阴极区域并使埋设肖特基势垒金属与阴极区域绝缘的场氧化层，和覆盖埋设肖特基势垒金属和场氧化层的BPSG钝化层。
所述的BAS二极管进一步包括设置在BAS二极管顶部并电接触阴极区域从而作为阴极电极的阴极金属层。
所述的BAS二极管进一步包括覆盖阴极区域并使埋设肖特基势垒金属与阴极区域绝缘的场氧化层，和由用覆盖在该场氧化层上方的氧化层覆盖的多晶硅场平板。
所述的半导体衬底是其上支撑P-型外延层的P-型衬底，下沉掺杂区域是从外延层延伸到P-型衬底的底表面的P-型掺杂区域。
此外，本发明还提供了一种在半导体衬底上制造包括顶部电极和底部电极的准垂直二极管的方法；该方法包括：在半导体衬底中形成横向延伸的掺杂区域的步骤，该横向延伸的掺杂区域作为在二极管的顶部电极和底部电极之间传导电流的横向电流路径区域。
该方法还包括在半导体衬底中的深处形成与横向路径区域邻接并且垂直延伸到二极管的顶表面或底表面之一以作为垂直电流路径的下沉掺杂区域的步骤。
该方法还包括将横向电流路径区域电连接到顶部或底部电极之一的步骤。
所述的在半导体衬底的深处形成下沉掺杂区域的步骤包括：形成作为延伸到底部电极的垂直电流路径的下沉掺杂区域的步骤；并且形成横向电流路径区域的步骤进一步包括：将该横向电流路径区域连接到顶部电极的步骤。
所述的制造准垂直二极管的方法进一步包括通过形成作为底部阳极的底部电极制造底部阳极肖特基二极管的步骤。
本发明提供的底部阳极肖特基二极管，其器件结构具有经减小的单元节距和在阳极下沉区域和阴极接触之间互连的N-阴极沟道的平面二极管。该结构与许多基础制造工艺相兼容从而降低制造成本，因此，可克服前文中所述的目前技术中存在的难题和限制。
通过下文结合附图对优选实施例的详尽说明，本发明的上述及其他目的和优点无疑对于本技术领域的普通熟练技术人员是显而易见的。
附图说明
图1A和图1B是显示常规肖特基二极管中的典型的结型势垒肖特基(JBS)二极管和沟道MOS势垒肖特基(TMBS)二极管的横截面示意图；
图1C和图1D是具有顶部阳极结构的结型势垒肖特基二极管的横截面示意图；
图1E是用于便携式应用场合的高压升压转换器的电路示意图；
图2是本发明的第一实施例的BAS二极管的横截面示意图；
图3是本发明的另一个实施例的BAS二极管的横截面示意图；
图4A-图4J是说明本发明的BAS二极管器件的制造工艺的一系列横截面示意图；以及
图5A-图5L是说明本发明的另一种BAS二极管器件的制造工艺的一系列横截面示意图。
具体实施方式
以下通过图2～图5，详细说明本发明的较佳实施例。
参考图2，图2是本发明的BAS二极管器件的横截面示意图。BAS二极管支撑在作为底部阳极电极的P++衬底105上。P-外延层110支撑在衬底105的顶部。掺杂P+杂质的深下沉区域115设置在肖特基势垒金属层120下方，形成与肖特基势垒金属层120的欧姆接触并垂直延伸到P++衬底层105，从而将衬底底金属(未显示)电连接到肖特基势垒金属120。肖特基势垒金属120在N区125上方延伸，在界面上形成肖特基接触(二极管)122，由此，N区125作为肖特基二极管的阴极，肖特基金属层120作为肖特基二极管的阳极。因此，由与上层的肖特基势垒金属层120电接触并延伸到P+衬底的P+下沉区建立阳极衬底连接。N区125可以逐级掺杂以获得肖特基接触的位置不增加电阻的低掺杂区域。深下沉区域115具有不断增加的尺寸，向下的深度至少深于N区125的深度，而且进一步横向接触横向延伸的N-阴极区域125，N+阴极接触区域130由作为选项的势垒金属135覆盖，在肖特基接触122和阴极接触区域130之间，场氧化物层140覆盖在N-阴极区域上，从而使势垒金属135与埋设肖特基接触金属120绝缘。BPSG钝化层145覆盖埋设肖特基接触层120和场氧化层140。阴极金属层160形成在势垒金属层135的顶部。或者，该阴极金属层160可以不需要势垒金属层135而直接接触阴极接触区域130。
当肖特基二极管处于正偏压时，底部阳极具有较高的电压，而阴极金属则被施加较低电压。电子从阴极金属160流到N+阴极接触区域130，然后横向流到N阴极区域125。电子穿过肖特基二极管122到达肖特基金属层120，然后穿过P+下沉区域115垂直向下到达位于衬底底部的阳极电极(未显示)。当处于反向偏压时，由于P+下沉区与N型阴极区接触的PN结的耗尽，在肖特基接触下方横向延伸的深P+下沉区夹断N阴极区域，因此而阻挡漏电流的流动。与P+扩散仅提供横向夹断的现有技术的JBS型二极管比较，在本发明的BAS结构中，由于高能量深注入的应用，所述夹断发生在肖特基接触下方。
如图2所示，肖特基金属120重叠场氧化物层140的一部分，形成肖特基金属场平板，该结构减少肖特基金属和场氧化界面附近的电场应力，因此改进了器件的击穿电压。图3A显示与图2所示的BAS二极管相类似的另一种BAS二极管的实施例，不同之处在于该另一种BAS二极管具有与场氧化140自对准的肖特基势垒层120，因此减少制造工艺中的一个掩模。在该情况下，如图3B所示，场氧化层140可以由氧化硬掩模层140′代替。在如图3C所示的另一优选实施例中，用氧化层155覆盖的多晶硅场平板150形成在场氧化层140上方。
参考图4A-图4J，图4A-图4J是说明图2中所示的BAS二极管器件的制造步骤的一系列横截面示意图。如图4A所示，初始的硅衬底包括掺硼并具有3-5欧姆/cm或更低电阻率的P++衬底205。衬底205如标准方案最好沿<100>晶向。P-外延层210支撑在衬底205上，对于20-60伏电压的应用，该外延层210的厚度范围为2-7微米，通常掺以5E14至5E15的低掺杂剂量。如图4B所示，生长衬垫氧化层212。涂敷作为第一掩模的厚光刻胶下沉区掩模(未显示)以进行深下沉区多重能量注入，注入剂量范围从1E14到5E15，能量为180-360keV。附加的下沉区注入例如以450-800keV和800-1000keV的更高的能量水平以及1E13到5E14的注入剂量范围进行以形成P+下沉区域215。通过多重能量注入形成P+下沉区域215将横向扩散减至最小，也就减少了节距尺寸。还有，注入越深，注入的横向发散和分布越大，以获得肖特基接触下方的屏蔽。注入能量取决于器件所要求的击穿电压，该电压是外延层厚度的函数，因为需要尝试使远离肖特基接触的阳极下沉接触区域的掺杂最大化，并使下沉区电阻最小化。然后剥离光刻胶(未显示)，接着是通过热扩散下沉区域215的下沉区推进。如图4C所示，进行砷或磷离子的带覆盖层N-阴极表面注入，取决于击穿电压和热移动剂量范围为5E11到1E13。如图4D所示，进行氮化物层218淀积以保护N-阴极区域220，然后涂敷活性掩模以进行氮化物刻蚀。作为选项进行自对准N-漂移注入以优化阴极区域220的掺杂，在不降低击穿电压的情况下降低电阻。光刻胶(未显示)被剥离，进行应用LOCOS(硅的局部氧化)工艺的场氧化以形成场氧化层225。该LOCOS工艺可作为选项应用以扩散N-阴极区域220。场氧化层225可在900℃至1100℃的温度下生长到0.3μm至1.0μm的厚度，最好约0.5μm。
如图4E所示，氮化物层218被剥离，然后是作为选项的牺牲层生长228和剥离。生长作为选项的栅氧化层(未显示)(如果芯片上也有晶体管)。如图4F所示，进行快速氧化刻蚀以去除栅氧化层从而清除有源区。如图4G所示，淀积肖特基金属层230，该肖特基金属层可由Ti，Co，Ta等构成。在600-800℃的温度及N2气氛中进行20-60秒的RTP(快速热退火过程)。用肖特基金属掩模进行肖特基金属图形化处理以刻蚀肖特基金属层230的一部分，然后剥离光刻胶(未显示)。如图4H所示，淀积由BPSG(硼磷硅玻璃)或USG(未掺杂硅玻璃)构成的钝化层235，然后进行BPSG回流处理。如图4I所示，接触掩模(未显示)被用于通过钝化层235和场氧化层225刻蚀接触开口，然后进行接触注入以形成阴极接触区域240。在金属淀积之前可以进行选择性的退火，例如，在800-900℃的温度下在N2气氛中进行10-60秒的RTP步骤。如图4J所示，进行阴极金属化处理以形成阴极金属，势垒金属层245和/或钨插头(未显示)作为选项。作为顶表面上的阴极金属形成铝金属层250。可以形成一钝化层(未显示)以保护器件。
参考图5A-图5J，图5A-图5J是说明图3中所示的BAS二极管器件的另一组制造步骤的一系列横截面示意图。如图5A所示，初始硅衬底包括掺硼并具有3-5欧姆/cm或更低电阻率的P++衬底305。衬底305最好如标准方案沿<100>晶向。P-外延层310支撑在衬底305上，对于20-60伏电压的应用，该外延层310的厚度范围为2-7微米，通常掺以5E14至5E15的低掺杂剂量。如图5B所示，生长衬垫氧化层312。涂敷作为第一掩模的厚光刻胶下沉区掩模(未显示)以进行深下沉区多重能量注入，注入剂量范围从1E14到5E15，能量为180-360keV。附加的下沉区注入例如以450-800keV和800-1000keV的更高的能量水平以及1E14的注入剂量进行以形成P+下沉区域315。通过多重能量注入形成P+下沉区域315将横向扩散减至最小，也就减少了节距尺寸。注入能量取决于器件所要求的击穿电压，该电压是EPI厚度的函数。然后剥离光刻胶(未显示)，接着是通过热扩散下沉区域315的下沉区推进。如图5C所示，进行砷或磷离子的带覆盖层N-阴极表面注入，取决于击穿电压和热移动剂量范围为5E11到1E13。如图5D所示，进行氮化物淀积以保护N-阴极区域320，然后涂敷活性掩模以进行氮化物刻蚀。作为选项进行自对准N-漂移注入以优化阴极区域320。光刻胶(未显示)被剥离，进行应用LOCOS工艺的场氧化以形成场氧化层325。该氧化LOCOS工艺可作为选项应用以扩散N-阴极区域320。场氧化层325可在900℃至1050℃的温度下生长到0.3μm至1.0μm的厚度，最好约0.5μm。
如图5E所示，衬垫氧化层312被剥离，然后是作为选项的牺牲层生长(328)和剥离。生长作为选项的栅氧化层(未显示)，然后淀积多晶硅层或最好是厚度直至2000埃的多晶硅化物层(未显示)。如图5F所示，进行快速氧化刻蚀以去除栅氧化层从而清除有源区。如图5G所示，淀积肖特基金属层330，该肖特基金属层可由Ti，Co，Ta，W，Mo等构成。在600-800℃的温度及N2气氛中进行20-60秒的快速热退火过程(RTP)。用自对准多晶硅化物刻蚀进行肖特基金属图形化处理以去除未与下层硅发生反应形成硅化物的肖特基金属层330的一部分，因此而形成相邻于肖特基接触的自对准的阳极衬底连接。刻蚀工艺可以是使用例如氨水和双氧水的湿法刻蚀。硅化物刻蚀工艺之后，可以应用作为选项的800-900℃的温度范围及N2气氛下10到60秒的RTP。如图5H所示，淀积由BPSG或USG构成的钝化层335，然后进行BPSG回流处理。如图5I所示，接触掩模(未显示)被用于通过钝化层335和场氧化层325刻蚀接触开口，然后进行接触注入以形成阴极接触区域340。也可以使用激活接触注入的RTP退火。如图5J所示，进行阴极金属化处理以形成阴极金属，势垒金属层345和/或钨插头(未显示)作为选项。然后，作为顶表面上的阴极金属形成铝金属层350。所形成的钝化层(未显示)保护该器件。图5K所示的是所述器件的另一个实施例，其中场氧化层325由衬垫氧化层代替，图5D中所示的生长场氧化层的工艺由LPV淀积代替然后是图形化。图5L所示的是淀积肖特基金属层330之前形成多晶硅场平板层360的另一个实施例。淀积多晶硅层360及用掩模进行图形化，然后被氧化以与氧化层365一起形成场平板360。然后该器件继续进行其余的工艺步骤以形成具有改进器件击穿电压的浮动多晶硅场平板的肖特基二极管。
根据上述制造底部阳极肖特基二极管的工艺步骤，对于各种优化性能的不同的应用场合可以调整各种设计参数。顶部接触到P+阳极下沉区的宽度可以最小化，从而达到降低元件节距的好处。与肖特基接触的N-阴极区域重叠的顶表面的宽度可以最大化，从而达到最大化肖特基接触，减小电阻，提高电流处理能力的好处。深阳极下沉区域的N-阴极区域下方的深度和横向扩散可以最大化，并且N-阴极和重叠的深阳极下沉区域的掺杂浓度可以优化，从而使高压下的夹断最大化，但是最大化的肖特基接触区域由肖特基金属和N-区域的重叠部分限定。
通过如上所述调整各种设计参数，进一步的分析确认，根据本发明中公开的内容的BAS二极管器件可以获得应用于在35-45伏电压下工作的器件的大约7μm和应用于在45-65伏电压下工作的器件的大约9μm范围的元件节距。即使以电流路径沿横向方向的一部分实施准垂直结构，也可以达到高击穿电压。具体地，在室温下以及约10μA的电流下可以获得40-65伏范围的击穿电压。利用较高的阳极下沉区掺杂浓度或者较低的N-阴极空白注入剂量可以获得较高的击穿电压，该事实确认夹断功能发生在较深的阳极下沉区域中。可以获得较低的正向电压。具体地，在100A/cm2即有源区域中1.0mm2的面积上有1A电流的情况下，正向电压约为0.7V，在1000A/cm2即有源区域中1.0mm2的面积上有10A电流的情况下，正向电压约为1.1V。与硅控二极管相比，由上述分析结果产生的正向电压确认，底部二极管结构实际上的功能是真正的肖特基二极管。
虽然通过当前的优选实施例对本发明进行了描述，但是应该理解上述公开的内容不应被解释为是对本发明的限制。在阅读了上述公开的内容之后，对本发明的各种变化和修改无疑对于本技术领域的熟练技术人员将是显而易见的，因此，附后的权利要求应被解释为涵盖落入本发明的真实精神和范围内的所有变化和修改。
Claims (38)
1.一种底部阳极肖特基二极管，其特征在于，该肖特基二极管包括设置在半导体衬底的底表面上的阳极电极，所述底部阳极肖特基二极管进一步包括：
设置在所述半导体衬底深处的下沉掺杂区域，该下沉掺杂区域基本延伸到设置在所述半导体的底表面上的阳极电极，该下沉掺杂区域由具有肖特基阳极功能的埋设肖特基势垒金属覆盖；以及
所述的底部阳极肖特基二极管进一步包括从与所述肖特基势垒金属层相对的半导体衬底的顶表面附近的阴极电极横向延伸的横向阴极区域，其中，该横向阴极区域掺以与所述下沉掺杂区域相反的杂质并邻接所述下沉掺杂区域，从而在施加正向偏压下通过所述横向阴极区域和所述下沉掺杂区域在所述阴极电极和所述阳极电极之间形成电流路径，在施加反向偏压下所述下沉掺杂区域耗尽所述阴极区域从而阻断漏电流。
2.如权利要求1所述的底部阳极肖特基二极管，其特征在于，所述的半导体衬底是P-型衬底，所述的下沉掺杂区域是P-型掺杂区域，以及所述的阴极区域是N-型掺杂区域。
3.如权利要求1所述的底部阳极肖特基二极管，其特征在于，所述的阴极区域横向延伸到所述下沉掺杂区域，在埋设肖特基势垒层附近具有逐级掺杂剖面，用以提供减小的二极管电阻。
4.如权利要求1所述的底部阳极肖特基二极管，其特征在于，所述的阴极区域进一步包括阴极接触掺杂区域，为了接触覆盖所述阴极接触掺杂区域的阴极势垒金属，该阴极接触区域掺以较高的掺杂浓度。
5.如权利要求4所述的底部阳极肖特基二极管，其特征在于，该底部阳极肖特基二极管进一步包括：覆盖所述阴极区域的氧化层，该氧化层使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘。
6.如权利要求4所述的底部阳极肖特基二极管，其特征在于，该底部阳极肖特基二极管进一步包括：
覆盖所述阴极区域的场氧化层，该场氧化层使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘；以及
所述埋设肖特基势垒金属在所述场氧化层的顶表面上延伸以作为场平板。
7.如权利要求4所述的底部阳极肖特基二极管，其特征在于，该底部阳极肖特基二极管进一步包括：
覆盖所述阴极区域的氧化层，该氧化层使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘；以及
所述埋设肖特基势垒金属在所述氧化层的端表面自对准并截断。
8.如权利要求4所述的底部阳极肖特基二极管，其特征在于，该底部阳极肖特基二极管进一步包括：覆盖所述阴极区域并使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘的氧化层，和覆盖所述埋设肖特基势垒金属和所述氧化层的硼磷硅玻璃钝化层。
9.如权利要求8所述的底部阳极肖特基二极管，其特征在于，该底部阳极肖特基二极管进一步包括：设置在所述底部阳极肖特基二极管顶部的阴极金属，该阴极金属电接触所述阴极区域，从而具有所述阴极电极的功能。
10.如权利要求4所述的底部阳极肖特基二极管，其特征在于，该底部阳极肖特基二极管进一步包括：覆盖所述阴极区域并使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘的场氧化层，和用覆盖在所述场氧化层上的氧化层覆盖的多晶硅场平板。
11.如权利要求1所述的底部阳极肖特基二极管，其特征在于，所述的半导体衬底是在其上支撑P-型外延层的P-型衬底，所述的下沉掺杂区域是从所述外延层延伸到所述P-型衬底的P-型掺杂区域。
12.一种支撑在半导体衬底上的准垂直二极管，其特征在于，该准垂直二极管包括顶部电极和底部电极，所述准垂直二极管进一步包括：
在所述半导体衬底中横向延伸并构成所述二极管的横向电流路径区域的掺杂区域。
13.如权利要求12所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：设置在所述半导体衬底深处，与所述横向路径区域邻接并且垂直延伸到所述二极管的所述顶表面或底表面之一，以及构成垂直电流路径的下沉掺杂区域。
14.如权利要求12所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：与所述顶部或底部电极之一进一步电接触的所述横向电流路径区域。
15.如权利要求12所述的准垂直二极管，其特征在于，其中：
设置在所述半导体衬底深处的下沉掺杂区域与所述横向路径邻接并且垂直延伸到所述半导体衬底的底部，构成通向所述底部电极的垂直电流路径；以及
所述横向电流路径进一步与所述顶部电极电接触。
16.如权利要求12所述的准垂直二极管，其特征在于，所述二极管进一步包括底部阳极肖特基二极管，其中，所述底部电极构成底部阳极电极。
17.如权利要求16所述的准垂直二极管，其特征在于，所述的半导体衬底是P-型衬底，所述下沉掺杂区域是P-型掺杂区域，以及所述横向路径区域是N-型掺杂的阴极区域。
18.如权利要求16所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：覆盖所述下沉掺杂区域和所述阴极区域的埋设肖特基势垒金属，所述阴极区域横向延伸到所述下沉掺杂区域并在所述埋设肖特基势垒层附近具有逐级掺杂剖面，从而提供减小的二极管电阻。
19.如权利要求16所述的准垂直二极管，其特征在于，所述的阴极区域进一步包括阴极接触掺杂区域，为了接触覆盖所述阴极接触掺杂区域的阴极金属，该阴极接触区域掺以较高的掺杂浓度。
20.如权利要求18所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：覆盖所述阴极区域的氧化层，该氧化层使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘。
21.如权利要求18所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：
覆盖所述阴极区域的场氧化层，该场氧化层使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘；以及
所述埋设肖特基势垒金属在所述场氧化层的顶表面上延伸以作为场平板。
22.如权利要求18所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：
覆盖所述阴极区域的氧化层，该氧化层使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘；以及
所述埋设肖特基势垒金属在所述氧化层的端表面自对准并截断。
23.如权利要求18所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：覆盖所述阴极区域并使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘的氧化层，和覆盖所述埋设肖特基势垒金属和所述氧化层的硼磷硅玻璃钝化层。
24.如权利要求16所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：设置在所述准垂直二极管的顶部并电接触所述阴极区域从而具有阴极电极的功能的阴极金属。
25.如权利要求18所述的准垂直二极管，其特征在于，该准垂直二极管进一步包括：覆盖所述阴极区域并使所述埋设肖特基势垒金属与所述阴极接触掺杂区域绝缘的场氧化层，和用设置在所述场氧化层上的氧化层覆盖的多晶硅场平板。
26.如权利要求16所述的准垂直二极管，其特征在于，所述的半导体衬底是在其上支撑P-型外延层的P-型衬底，所述的下沉掺杂区域是从所述外延层延伸到所述P-型衬底的所述底表面的P-型掺杂区域。
27.一种在半导体衬底上制造包括顶部电极和底部电极的准垂直二极管的方法，其特征在于，该方法包括：
在半导体衬底中形成横向延伸的掺杂区域，以作为在所述二极管的顶部电极和底部电极之间传导电流的横向电流路径区域。
28.如权利要求27所述的方法，其特征在于，该方法进一步包括：在所述半导体衬底的深处形成下沉掺杂区域，该下沉掺杂区域与所述横向路径区域邻接并且垂直延伸到所述二极管的顶表面或底表面之一以作为垂直电流路径。
29.如权利要求27所述的方法，其特征在于，该方法进一步包括：将所述横向电流路径区域电连接到所述顶部或底部电极之一。
30.如权利要求27所述的方法，其特征在于，在所述半导体衬底深处形成下沉掺杂区域的所述步骤包括：形成作为延伸到所述底部电极的垂直电流路径的下沉掺杂区域的步骤；以及形成所述横向电流路径区域的所述步骤进一步包括：将所述横向电流路径区域连接到所述顶部电极的步骤。
31.如权利要求27所述的方法，其特征在于，制造所述准垂直二极管的所述方法进一步包括：通过形成作为底部阳极电极的所述底部电极制造底部阳极肖特基二极管的步骤。
32.一种底部阳极肖特基二极管，其特征在于，该肖特基二极管包括：
具有顶表面和底表面的第一导电类型的半导体衬底；
设置在半导体衬底上并从顶表面延伸到第一深度的阴极区域，该阴极区域掺以与第一导电类型相反的第二导电类型的杂质；
由覆盖顶表面的介电层覆盖并在所述阴极区域的一部分上延伸从而在其上形成肖特基接触的埋设肖特基金属层；和
相邻于肖特基接触并从位于肖特基金属层下方的顶表面延伸到比第一深度深的第二深度的阳极衬底连接。
33.如权利要求32所述的底部阳极肖特基二极管，其特征在于，为了电连接到阴极接触，所述阴极区域沿远离肖特基接触的方向进行横向延伸。
34.如权利要求32所述的底部阳极肖特基二极管，其特征在于，所述的埋设肖特基金属层自对准覆盖肖特基接触和阴极接触之间的所述阴极区域的一部分的介电层。
35.如权利要求32所述的底部阳极肖特基二极管，其特征在于，所述的阳极衬底连接通过第一导电类型的深下沉区注入扩散形成。
36.如权利要求32所述的底部阳极肖特基二极管，其特征在于，所述的深下沉区扩散进一步在肖特基接触区域下方延伸，该肖特基接触区域的掺杂剖面被调整到在反向偏压条件下至少完全耗尽肖特基接触附近的阴极区域的一部分，从而最小化任何漏电流。
37.如权利要求32所述的底部阳极肖特基二极管，其特征在于，所述的肖特基金属层由钛，钴，钨，钽或钼层构成。
38.如权利要求32所述的底部阳极肖特基二极管，其特征在于，所述肖特基金属层是硅化物层。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102687276A (zh) * | 2010-02-17 | 2012-09-19 | 株式会社三社电机制作所 | Pin二极管 |
| CN105931963A (zh) * | 2016-07-06 | 2016-09-07 | 株洲中车时代电气股份有限公司 | 一种碳化硅PiN二极管的结终端结构的制造方法 |
| CN109427914A (zh) * | 2017-08-31 | 2019-03-05 | 艾赛斯有限责任公司 | 电荷载流子提取反向二极管 |
| CN113471302A (zh) * | 2021-07-09 | 2021-10-01 | 弘大芯源(深圳)半导体有限公司 | 一种带内外电位保护环的肖特基二极管 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148815B2 (en) * | 2008-10-13 | 2012-04-03 | Intersil Americas, Inc. | Stacked field effect transistor configurations |
| US8168490B2 (en) * | 2008-12-23 | 2012-05-01 | Intersil Americas, Inc. | Co-packaging approach for power converters based on planar devices, structure and method |
| CA2794011C (en) * | 2010-03-22 | 2019-09-17 | Clear Lam Packaging, Inc. | Biopolymer roll stock for form-fill-sealed article |
| US8513083B2 (en) | 2011-08-26 | 2013-08-20 | Globalfoundries Inc. | Methods of forming an anode and a cathode of a substrate diode by performing angled ion implantation processes |
| US8610235B2 (en) * | 2011-09-22 | 2013-12-17 | Alpha And Omega Semiconductor Incorporated | Trench MOSFET with integrated Schottky barrier diode |
| TWI602308B (zh) * | 2013-12-17 | 2017-10-11 | 國立清華大學 | 蕭特基二極體元件 |
| CN108475703B (zh) * | 2016-01-05 | 2021-05-18 | 三菱电机株式会社 | 碳化硅半导体装置 |
| RU176768U1 (ru) * | 2016-02-11 | 2018-01-29 | Акционерное общество "Научно-исследовательский институт полупроводниковых приборов" (АО "НИИПП") | Компактная модель диода с вискером терагерцового диапазона |
| KR102430498B1 (ko) | 2016-06-28 | 2022-08-09 | 삼성전자주식회사 | 쇼트키 다이오드를 갖는 전자 소자 |
| CN108155092B (zh) * | 2017-12-23 | 2020-06-02 | 中国电子科技集团公司第五十五研究所 | 一种bcb辅助增强的肖特基二极管阳极空气桥制作方法 |
| CN111129163B (zh) * | 2019-12-05 | 2023-06-27 | 中国电子科技集团公司第十三研究所 | 肖特基二极管及其制备方法 |
| US20230143171A1 (en) * | 2021-11-05 | 2023-05-11 | Virginia Tech Intellectual Properties, Inc. | Charge balanced power schottky barrier diodes |
| CN117059672B (zh) * | 2023-10-11 | 2024-01-23 | 通威微电子有限公司 | 一种集成sbd的半导体器件及其制作方法 |
Family Cites Families (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2689317B1 (fr) * | 1992-03-26 | 1994-06-17 | Sgs Thomson Microelectronics | Circuit integre constituant un reseau de diodes de protection. |
| US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
| US5843796A (en) * | 1995-09-11 | 1998-12-01 | Delco Electronics Corporation | Method of making an insulated gate bipolar transistor with high-energy P+ im |
| KR970054363A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 |
| DE19616605C2 (de) * | 1996-04-25 | 1998-03-26 | Siemens Ag | Schottkydiodenanordnung und Verfahren zur Herstellung |
| US5859465A (en) * | 1996-10-15 | 1999-01-12 | International Rectifier Corporation | High voltage power schottky with aluminum barrier metal spaced from first diffused ring |
| JPH10189761A (ja) * | 1996-12-20 | 1998-07-21 | Fuji Electric Co Ltd | 半導体装置 |
| US6784489B1 (en) * | 1997-03-28 | 2004-08-31 | Stmicroelectronics, Inc. | Method of operating a vertical DMOS transistor with schottky diode body structure |
| FR2807569B1 (fr) * | 2000-04-10 | 2004-08-27 | Centre Nat Rech Scient | Perfectionnement apportes aux diodes schottky |
| US7397102B2 (en) * | 2005-04-20 | 2008-07-08 | Taurus Micropower, Inc. | Junction barrier schottky with low forward drop and improved reverse block voltage |
| US6690037B1 (en) * | 2000-08-31 | 2004-02-10 | Agere Systems Inc. | Field plated Schottky diode |
| US6998678B2 (en) * | 2001-05-17 | 2006-02-14 | Infineon Technologies Ag | Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode |
| US6590800B2 (en) * | 2001-06-15 | 2003-07-08 | Augustine Wei-Chun Chang | Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL |
| EP1280210A3 (en) * | 2001-07-27 | 2005-04-06 | Sanyo Electric Co., Ltd. | Schottky barrier diode and manufacturing method of schottky barrier diode |
| US20050179106A1 (en) * | 2001-07-27 | 2005-08-18 | Sanyo Electric Company, Ltd. | Schottky barrier diode |
| US6529034B1 (en) * | 2001-11-07 | 2003-03-04 | International Rectifier Corporation | Integrated series schottky and FET to allow negative drain voltage |
| US7183575B2 (en) * | 2002-02-19 | 2007-02-27 | Nissan Motor Co., Ltd. | High reverse voltage silicon carbide diode and method of manufacturing the same high reverse voltage silicon carbide diode |
| DE10223950B4 (de) * | 2002-05-29 | 2005-08-11 | Infineon Technologies Ag | MOS-Leistungstransistor |
| US6729886B2 (en) * | 2002-06-11 | 2004-05-04 | Texas Instruments Incorporated | Method of fabricating a drain isolated LDMOS device |
| US6943426B2 (en) * | 2002-08-14 | 2005-09-13 | Advanced Analogic Technologies, Inc. | Complementary analog bipolar transistors with trench-constrained isolation diffusion |
| DE10243743B4 (de) * | 2002-09-20 | 2010-04-08 | Infineon Technologies Ag | Quasivertikales Halbleiterbauelement |
| US7129558B2 (en) * | 2002-11-06 | 2006-10-31 | International Rectifier Corporation | Chip-scale schottky device |
| US6800917B2 (en) * | 2002-12-17 | 2004-10-05 | Texas Instruments Incorporated | Bladed silicon-on-insulator semiconductor devices and method of making |
| US7019377B2 (en) * | 2002-12-17 | 2006-03-28 | Micrel, Inc. | Integrated circuit including high voltage devices and low voltage devices |
| JP2005191227A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 半導体装置 |
| US7095092B2 (en) * | 2004-04-30 | 2006-08-22 | Freescale Semiconductor, Inc. | Semiconductor device and method of forming the same |
| KR100621370B1 (ko) * | 2004-06-08 | 2006-09-08 | 삼성전자주식회사 | 쇼트키 다이오드를 포함한 집적회로구조물 및 그 제조방법 |
| US7307314B2 (en) * | 2004-06-16 | 2007-12-11 | Cree Microwave Llc | LDMOS transistor with improved gate shield |
| TWI278090B (en) * | 2004-10-21 | 2007-04-01 | Int Rectifier Corp | Solderable top metal for SiC device |
| US20060113624A1 (en) * | 2004-11-29 | 2006-06-01 | Silicon-Based Technology Corp. | LOCOS-based Schottky barrier diode and its manufacturing methods |
| US7608907B2 (en) * | 2005-01-06 | 2009-10-27 | Micrel, Inc. | LDMOS gate controlled schottky diode |
| GB0507157D0 (en) * | 2005-04-08 | 2005-05-18 | Ami Semiconductor Belgium Bvba | Double trench for isolation of semiconductor devices |
| EP1722423B1 (en) * | 2005-05-12 | 2016-07-06 | Ixys Corporation | Stable diodes for low and high frequency applications |
| US10050157B2 (en) * | 2005-07-01 | 2018-08-14 | Texas Instruments Incorporated | Spike implanted Schottky diode |
| US7285807B2 (en) * | 2005-08-25 | 2007-10-23 | Coldwatt, Inc. | Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same |
| KR100763223B1 (ko) * | 2006-01-18 | 2007-10-04 | 삼성전자주식회사 | 수평 방향의 전류 경로를 가진 정전기 방전 소자 및다이오드와 이들의 제조방법 |
| DE102006012447B4 (de) * | 2006-03-17 | 2011-07-28 | Austriamicrosystems Ag | Verfahren zur Herstellung einer Transistorstruktur |
| EP1873837B1 (en) * | 2006-06-28 | 2013-03-27 | STMicroelectronics Srl | Semiconductor power device having an edge-termination structure and manufacturing method thereof |
| US7554154B2 (en) * | 2006-07-28 | 2009-06-30 | Alpha Omega Semiconductor, Ltd. | Bottom source LDMOSFET structure and method |
| US7719025B2 (en) * | 2006-10-18 | 2010-05-18 | Infineon Technologies Ag | Integrated circuit ESD protection |
| US7777257B2 (en) * | 2007-02-14 | 2010-08-17 | Freescale Semiconductor, Inc. | Bipolar Schottky diode and method |
| US7701012B2 (en) * | 2007-02-26 | 2010-04-20 | Freescale Semiconductor, Inc. | Complementary zener triggered bipolar ESD protection |
| US8168466B2 (en) * | 2007-06-01 | 2012-05-01 | Semiconductor Components Industries, Llc | Schottky diode and method therefor |
| US7936045B2 (en) * | 2007-06-11 | 2011-05-03 | Infineon Technologies Ag | Integrated circuit with multi-stage matching circuit |
-
2007
- 2007-07-22 US US11/880,497 patent/US7633135B2/en not_active Expired - Fee Related
-
2008
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-
2009
- 2009-12-11 US US12/653,345 patent/US8044486B2/en active Active
-
2011
- 2011-06-30 US US13/135,371 patent/US8283243B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102687276A (zh) * | 2010-02-17 | 2012-09-19 | 株式会社三社电机制作所 | Pin二极管 |
| CN102687276B (zh) * | 2010-02-17 | 2015-03-11 | 株式会社三社电机制作所 | Pin二极管 |
| CN105931963A (zh) * | 2016-07-06 | 2016-09-07 | 株洲中车时代电气股份有限公司 | 一种碳化硅PiN二极管的结终端结构的制造方法 |
| CN105931963B (zh) * | 2016-07-06 | 2019-12-03 | 株洲中车时代电气股份有限公司 | 一种碳化硅PiN二极管的结终端结构的制造方法 |
| CN109427914A (zh) * | 2017-08-31 | 2019-03-05 | 艾赛斯有限责任公司 | 电荷载流子提取反向二极管 |
| CN109427914B (zh) * | 2017-08-31 | 2024-01-30 | 艾赛斯有限责任公司 | 电荷载流子提取反向二极管 |
| CN113471302A (zh) * | 2021-07-09 | 2021-10-01 | 弘大芯源(深圳)半导体有限公司 | 一种带内外电位保护环的肖特基二极管 |
| CN113471302B (zh) * | 2021-07-09 | 2022-10-14 | 弘大芯源(深圳)半导体有限公司 | 一种带内外电位保护环的肖特基二极管 |
Also Published As
| Publication number | Publication date |
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