KR20080100209A - 저저항 게이트를 포함하는 전력 모스펫 응용제품 및 그 제조 방법 - Google Patents

저저항 게이트를 포함하는 전력 모스펫 응용제품 및 그 제조 방법 Download PDF

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KR20080100209A
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Abstract

트랜치 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 반도체 영역 내에 트랜치가 형성된 다음, 상기 트랜치의 측벽과 바닥을 덮고 상기 트랜치에 인접한 메사(mesa) 영역 위에서 연장되는 유전체층이 형성된다. 상기 트랜치의 바닥부 내에서 상기 유전체층 위에 도전성 시드층이 형성된다. 상기 도전성 시드층 위에 저저항 물질이 성장되고, 상기 저저항 물질은 상기 도전성 시드층에 대해 선택성을 갖는다.
전계 효과 트랜지스터, 트랜치 시드층, 저저항 물질, 방향성 증착, 실리사이드.

Description

저저항 게이트를 포함하는 전력 모스펫 응용제품 및 그 제조 방법{LOW RESISTANCE GATE FOR POWER MOSFET APPLICATIONS AND METHOD OF MANUFACTURE}
[관련 출원의 상호 참조]
본 출원은 2006년 2월 10일자로 출원된 미국 임시 특허출원 제60/772,315호를 우선권 주장의 기초로 하고, 또한 2004년 12월 29일자로 출원되고 공동으로 양도된 미국 특허출원 제11/026,276호와 관련된다. 상기 두 출원의 개시 내용은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
본 발명에 따라, 다양한 저저항 물질들(low resistance materials) 및 이들의 조합 중 어느 하나 또는 모두를 융통성 있게 이용하여 트랜치 전력 모스펫(MOSFET)과 같은 디바이스의 저저항 게이트를 얻는 다양한 기술이 본 명세서에 개시된다. 또한, 디바이스 내의 높은 종횡비(aspect ratio)의 형상을 채우는 효율적인 방법이 개시된다.
전력 손실을 최소로 하면서 전압 변환을 달성하기 위해서는 빠른 스위칭의 전력 트랜지스터가 요구된다. 낮은 게이트 임피던스는, 모스펫과 같은 전력 디바이스들의 빠른 스위칭 속도 및 다른 성능 파라미터들을 달성함에 있어서 결정적인 요소이다. 그러나, 상기 디바이스들의 크기가 줄어듦에 따라서, 게이트 선폭(line-width)이 더욱 좁아지고 등가 직렬 저항(equivalent series resistance; ESR)에 대한 면저항(sheet resistance)의 기여도가 증가하고, 이는 스위칭 속도에 부정적인 영향을 준다.
통상적으로, 게이트 저항을 최소화하기 위해 게이트의 도펀트 농도를 증가시킨다. 그러나, 도핑 농도는 현재 포화 수준에 도달하였고, 농도 수준이 더 높아지면 게이트 산화막 무결성(gate oxide integrity; GOI)과 공정의 열 수지(thermal budget)에 따라 채널 영역 내로의 도펀트의 침투를 야기할 수 있다. 이는, 셀 피치(cell pitch)를 축소시키고 게이트 전극의 단면적을 감소시키는 지속적인 추세와 결합하여, ESR의 현저한 증가뿐만 아니라 잠재적인 신뢰성 문제를 야기해 왔다.
전력 디바이스, 특히, 트랜치 모스펫의 설계에 있어서의 다른 어려움은, 점점 더 높은 종횡비(aspect ratio)를 갖는 소스 접촉 개구부(때로, 실리콘 메사(mesa)에 리세스를 형성함으로써 형성됨)를 통해, 소스 영역 및 웰 영역에 대한 낮은 저항을 갖는 신뢰성 있는 접촉을 형성하는 것이었다. 제조 도구와 처리 기술의 한계는, 높은 종횡비의 소스 접촉 개구부를 통해 낮은 저항을 갖는 신뢰성 있는 접촉을 형성하는 것을 어렵게 한다.
이에 따라, 게이트 저항을 감소시키고 높은 종횡비의 소스 접촉 개구부를 통해 낮은 저항을 갖는 신뢰성 있는 접촉을 형성하기 위한 새로운 기술이 요구된다.
본 발명의 일 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 반도체 영역 내에 트랜치가 형성된 다음, 상기 트랜치의 측벽과 바닥을 덮고 상기 트랜치에 인접한 메사(mesa) 영역 위에서 연장되는 유전체층이 형성된다. 상기 트랜치의 바닥부에서 상기 유전체층 위에 도전성 시드층(conductive seed layer)이 형성된다. 상기 도전성 시드층 위에 저저항 물질(low resistance material)이 성장되고, 상기 저저항 물질은 상기 도전성 시드층에 대해 선택성(selectivity)을 갖는다.
본 발명의 다른 실시예에 의하면, 실드 게이트(shielded gate) 전계 효과 트랜지스터가 다음과 같이 형성된다. 반도체 영역 내에 트랜치가 형성되고, 상기 트랜치의 하부 측벽과 바닥을 덮는 실드 유전체가 형성된다. 상기 트랜치의 하부가 실드 전극으로 채워진다. 상기 실드 전극 위에 전극간 유전체(inter-electrode dielectric)가 형성된다. 상기 트랜치의 상부 측벽을 덮고 상기 트랜치에 인접한 메사 영역 위에서 연장되는 유전체층이 형성된다. 상기 전극간 유전체의 층 위에 도전성 시드층이 형성된다. 상기 도전성 시드층 위에 저저항 물질이 성장되고, 상기 저저항 물질은 상기 도전성 시드층에 대해 선택성을 갖는다.
본 발명의 다른 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에 트랜치가 형성된다. 상기 트랜치의 측벽을 덮되, 상기 트랜치의 바닥을 따라서 상기 실리콘 영역의 표면이 노출되도록 상기 트랜치의 바닥을 따라서는 연속되지 않는 제1 유전체층이 형성된다. 상기 실리콘 영역의 상기 노출된 표면 바로 위에 저저항 물질이 성장되며, 상기 저저항 물질은 상기 트랜치의 바닥을 따라 위치한 상기 노출된 실리콘에 대해 선택성을 갖는다. 상기 저저항 물질과 상기 트랜치의 바닥을 따라 위치한 상기 노출된 실리콘 영역과의 사이에 제2 유전체층이 형성되도록 상기 트랜치 내로 산소가 주입되어, 상기 저저항 물질이 상기 제1 및 제2 유전체층에 의해 상기 실리콘 영역으로부터 완전히 절연된다.
본 발명의 다른 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에 트랜치가 형성된다. 상기 트랜치의 측벽과 바닥을 덮고 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에서 연장되는 유전체층이 형성된다. 트랜치의 측벽과 바닥을 따라서 그리고 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에서 연장되는 도전층이 형성되어, 상기 도전층의 수평 방향 연장부는 수직 방향 연장부보다 두껍다. 상기 트랜치의 바닥을 따라서 수평 방향으로 연장되는 부분을 포함하는 상기 도전층의 수평 방향 연장부는 남겨두고 상기 도전층의 수직 방향 연장부는 완전히 제거되며, 상기 트랜치의 바닥을 따라서 수평 방향으로 연장되는 부분은 도전성 시드층을 형성한다. 상기 도전성 시드층 바로 위에 저저항 물질이 성장되고, 상기 저저항 물질은 상기 도전성 시드층에 대해 선택성이 높다.
본 발명의 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 트랜치의 하부 측벽과 바닥이 실드 유전체로 덮인다. 상기 트랜치의 하부가 실드 전극으로 채워진다. 상기 실드 전극 위에 전극간 유전체가 형성된다. 상기 트랜치의 상부 측벽을 덮고 상기 트랜치에 인접한 실리콘 영역의 표면 위에서 연장되는 유전체층이 형성된다. 상기 트랜치의 상부 측벽을 따라서, 그리고 상기 트랜치에 인접한 상기 실리콘 영역의 표면뿐만 아니라 상기 전극간 유전체 위에서 연장되는 도전층이 형성된다 - 상기 도전층의 수평 방향 연장부는 수직 방향 연장부보다 두꺼움 -. 상기 전극간 유전체 위에서 수평 방향으로 연장되는 부분을 포함하는 상기 도전층의 수평 방향 연장부는 남겨두고 상기 도전층의 수직 방향 연장부는 완전히 제거되며, 상기 전극간 유전체 위에서 수평 방향으로 연장되는 부분은 도전성 시드층을 형성한다. 상기 도전성 시드층 바로 위에 저저항 물질이 성장되고, 상기 저저항 물질은 상기 도전성 시드층에 대해 선택성이 높다.
본 발명의 다른 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에 트랜치가 형성된다. 상기 트랜치의 측벽과 바닥을 덮는 유전체층이 형성된다. 상기 트랜치 내에 리세스(recessed) 폴리실리콘층이 형성된다. 상기 리세스 폴리실리콘층 위에 상기 리세스 폴리실리콘층과 접촉하는 고도전성의 캡 층(highly conductive cap layer)이 형성된다. 상기 리세스 폴리실리콘층과 상기 고도전성의 캡 층을 반응시키기 위해 급속 열처리(rapid thermal processing)가 수행된다.
본 발명의 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 트랜치의 하부 측벽과 바닥이 실드 유전체로 덮인다. 상기 트랜치의 하부가 실드 전극으로 채워진다. 상기 실드 전극 위에 전극간 유전체가 형성된다. 상기 트랜치의 상부 측벽을 덮고 상기 트랜치에 인접한 실리콘 영역의 표면 위에서 연장되는 유전체층이 형성된다. 상기 트랜치 내에서 상기 전극간 유전체 위에 리세스 폴리실리콘층이 형성된다. 상기 리세스 폴리실리콘층 위에 상기 리세스 폴리실리콘층과 접촉하는 고도전성의 캡 층이 형성된다. 상기 리세스 폴리실리콘층과 상기 고도전성의 캡 층을 반응시키기 위해 급속 열처리가 수행된다.
본 발명의 다른 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 실리콘 영역 내로 연장되는 트랜치를 포함한다. 유전체층이 상기 트랜치의 측벽과 바닥을 덮는다. 보호 라이너(protective liner)가 상기 유전체층 위에서 상기 트랜치의 측벽과 바닥을 덮는다. 도전성 시드층이 상기 트랜치의 바닥부 내에서 상기 보호 라이너 위에 위치된다. 저저항 물질의 제1층이 상기 도전성 시드층 위에서 연장되고, 상기 보호 라이너는 상기 보호 라이너 형성 이후에 수행되는 처리 단계들 중에 상기 유전체층을 보호한다.
본 발명의 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 실리콘 영역 내로 연장되는 트랜치를 포함한다. 실드 유전체층이 상기 트랜치의 하부 측벽과 바닥을 덮는다. 실드 전극이 상기 트랜치의 하부를 채운다. 전극간 유전체가 상기 실드 전극 위에서 연장된다. 게이트 유전체층이 상기 트랜치의 상부 측벽을 덮는다. 보호 라이너가 상기 게이트 유전체층 위에서 상기 트랜치의 상부 측벽을 덮고, 상기 보호 라이너는 제조 공정 중에 상기 유전체층을 보호한다. 도전성 시드층 - 상기 트랜치 내에서 상기 도전성 시드층에 리세스가 형성됨 - 이 상기 전극간 유전체 위에서 연장된다. 저저항 물질의 제1층이 상기 도전성 시드층 위에서 연장된다.
본 발명의 다른 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 실리콘 영역 내로 연장되는 트랜치를 포함한다. 유전체층이 상기 트랜치의 측벽과 바닥을 덮는다. 도전성 시드층 - 상기 트랜치 내에서 상기 도전성 시드층에 리세스가 형성됨 - 이 상기 유전체층 위에서 연장된다. 저저항 물질의 층이 상기 도전성 시드층 위에서 연장된다.
본 발명의 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 실리콘 영역 내로 연장되는 트랜치를 포함한다. 실드 유전체층이 상기 트랜치의 하부 측벽과 바닥을 덮는다. 실드 전극이 상기 트랜치의 하부를 채운다. 전극간 유전체층이 상기 실드 전극 위에서 연장된다. 게이트 유전체층이 상기 트랜치의 상부 측벽을 덮는다. 도전성 시드층 - 상기 트랜치 내에서 상기 도전성 시드층에 리세스가 형성됨 - 이 상기 전극간 유전체층 위에서 연장된다. 저저항 물질의 층이 상기 도전성 시드층 위에서 연장되고, 상기 도전성 시드층과 상기 저저항 물질의 층은 상기 트랜치 내에서 게이트 전극의 일부를 형성한다.
본 발명의 다른 실시예에 의하면, 트랜치 게이트 전계 효과 트랜지스터가 실리콘 영역 내에서 연장되는 트랜치를 포함한다. 유전체층이 상기 트랜치의 측벽과 바닥을 덮는다. 도전성 시드층이 상기 유전체층 위에서 트랜치의 측벽과 바닥을 덮는다. 저저항 물질은 상기 도전성 시드층 위에서 상기 트랜치를 적어도 부분적으로 채운다.
본 발명의 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 실리콘 영역 내에서 연장되는 트랜치를 포함한다. 실드 유전체층이 상기 트랜치의 하부 측벽과 바닥을 덮는다. 실드 전극이 상기 트랜치의 하부를 채운다. 전극간 유전체층이 상기 실드 전극 위에서 연장된다. 게이트 유전체층이 상기 트랜치의 상부 측벽을 덮는다. 도전성 시드층이 상기 게이트 유전체층 위에서 상기 트랜치의 상부 측벽을 덮는다. 저저항 물질이 상기 도전성 시드층 위에서 상기 트랜치를 적어도 부분적으로 채운다.
본 발명의 다른 실시예에 의하면, 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에서 연장되는 복수의 트랜치가 형성된다. 각각의 트랜치의 측벽과 바닥을 덮는 유전체층이 형성된다. 모든 두 개의 인접한 트랜치들 사이의 상기 실리콘 영역 내에 리세스(recess)가 형성된다. 각각의 리세스 내에 저저항 물질이 성장되고, 상기 저저항 물질이 각각의 리세스의 측벽으로부터 내부로 그리고 각각의 리세스의 바닥으로부터 위로 성장함으로써 각각의 리세스의 적어도 일부를 채우도록, 상기 저저항 물질이 실리콘에 대해 선택성을 갖는다.
본 발명의 다른 실시예에 의하면, 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에서 연장되는 복수의 트랜치가 형성된다. 각각의 트랜치의 하부 측벽과 바닥이 실드 유전체로 덮인다. 각각의 트랜치의 하부가 실드 전극으로 형성된다. 각각의 실드 전극 위에 전극간 유전체가 형성된다. 게이트 유전체층이 각각의 트랜치의 상부 측벽을 덮는다. 상기 트랜치 내에서 각각의 전극간 유전체 위에 게이트 전극이 형성된다. 모든 두 개의 인접한 트랜치들 사이의 상기 실리콘 영역 내에 리세스(recess)가 형성된다. 각각의 리세스 내에 저저항 물질이 성장되고, 상기 저저항 물질이 각각의 리세스의 측벽으로부터 내부로 그리고 각각의 리세스의 바닥으로부터 위로 성장함으로써 각각의 리세스의 적어도 일부를 채우도록, 상기 저저항 물질이 실리콘에 대해 선택성을 갖는다.
본 명세서에 개시된 본 발명의 본질 및 이점은 명세서의 나머지 부분 및 첨부된 도면을 참조함으로써 더 상세히 이해될 수 있다.
도 1A 내지 1E는, 본 발명의 예시적인 실시예에 의한 트랜치 게이트 모스펫을 형성하는 제조 공정의 다양한 단계들에서의 단순화된 단면도를 도시한다.
도 2A 내지 2C는, 본 발명의 실시예에 의한, 시드층(seed layer)을 이용하여 트랜치 게이트(trenched gate)를 형성하는 처리 시퀀스를 나타내는 단순화된 단면도를 도시한다.
도 3A 내지 3D는, 본 발명의 다른 실시예에 의한, 시드층을 이용하여 트랜치 게이트를 형성하는 처리 시퀀스를 나타내는 단순화된 단면도를 도시한다.
도 4A 내지 4C는, 본 발명의 또 다른 실시예에 의한, 시드층을 이용하여 트랜치 게이트를 형성하는 처리 시퀀스를 나타내는 단순화된 단면도를 도시한다.
도 5A 내지 5E는, 본 발명의 일 실시예에 의한, 다층의 트랜치 게이트 구조물을 형성하는 처리 시퀀스를 나타내는 단순화된 단면도를 도시한다.
도 6A 내지 6C는, 본 발명의 다른 실시예에 의한, 다층의 트랜치 게이트 구조물을 형성하는 처리 시퀀스를 나타내는 단순화된 단면도를 도시한다.
도 7 내지 11은, 본 발명의 실시예들에 의한 다층의 트랜치 게이트 구조물의 단면도를 도시한다.
도 12A 내지 12C는, 본 발명의 일 실시예에 의한, 높은 종횡비의 접촉 개구부를 채우는 처리 시퀀스를 나타내는 단순화된 단면도이다.
본 발명에 따라, 다양한 저저항 물질들(low resistance materials) 및 이들의 조합 중 어느 하나 또는 모두를 융통성 있게 이용하여 트랜치 전력 모스펫(MOSFET)과 같은 디바이스의 저저항 게이트를 얻는 다양한 기술이 본 명세서에 개시된다. 또한, 디바이스 내의 높은 종횡비(aspect ratio)의 형상을 채우는 효율적인 방법이 개시된다.
도 1A 내지 1E는, 본 발명의 예시적인 실시예에 의한, 트랜치 게이트 모스펫을 형성하는 제조 공정의 다양한 단계들에서의 단순화된 단면도를 도시한다. 도 1A에서, p-타입 웰 영역 104, 트랜치 100, 및 상기 트랜치의 측벽과 바닥을 덮는 게이트 유전체 106이 기존의 기술을 이용하여 형성된다. 도 1B에서, 트랜치 100을 채우고 메사(mesa) 표면 위에서 연장되는 도전층 108이 형성된다. 도 1C에서, 트랜치 100 내에 시드층(seed layer) 108A를 형성하기 위해 도전층 108에 리세스(recess)가 형성된다.
처리 통합성 및 디바이스 요건에 기초한 적합한 일함수(work function)를 갖는 도전성 물질이 도전층 108을 위해 선택될 수 있다. 일 실시예에서, 중간 범위 의 에너지 밴드갭(energy band gap)의 일함수를 갖는 도전성 물질이 이용된다. 시드층 108A는 다결정 또는 단결정 실리콘, 금속 또는 합금을 포함할 수 있다. 일 실시예에서는, 트랜치 게이트 전력 디바이스 내에 n-도핑 또는 p-도핑된 폴리실리콘 게이트 전극을 형성하는데 이용되는 기존의 방법을 이용하여, 시드층 108A이 형성된다. 폴리실리콘을 이용하는 것은 기존의 처리 기술들과 호환 가능하다는 이점을 갖는다. 일 실시예에서, 시드층 108A를 형성하기 이전에, 게이트-드레인 간 용량을 최소화하기 위해 두꺼운 바닥 유전체(thick bottom dielectric)(도시되지 않음)가 트랜치의 바닥을 따라 형성된다. 도 1C에서, 시드층 108A에 웰 영역 104의 바닥면 위의 깊이까지 리세스가 형성되지만, 본 발명은 이에 한정되지 안는다. 일 실시예에서는, 시드층 108A에 웰 영역 104의 바닥면 아래까지 리세스가 형성되고, 상기 시드층 108A는 0.05㎛ 내지 0.3㎛ 범위의 두께를 갖는다.
도 1D에서, 시드층 108A에 대해 선택성(selectivity)이 높은 저저항 물질의 증착에 의해, 저저항 물질의 층 112가 시드층 108A 위에 성장된다. 이에 따라, 저저항 물질 112는 상기 트랜치 내에서 아래로부터 위로 형성되고, 고저항(high resistance) 물질의 시드층 108A에 대한 선택성 하에서 유전체층 106은 상기 저저항 물질이 메사 표면 위에 형성되는 것을 막는다. 상기 저저항 물질 112는, 금속, 금속 실리사이드(metal-silicide), 합금, 인장 실리콘(strained Si) 또는 실리콘-게르마늄(SiGe), 또는 도핑된 폴리실리콘을 포함하는 저저항 물질들 중 하나의 물질 또는 그 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다. 일 실시예에서, 시드층 108A는 폴리실리콘을 포함하고, 상기 저저항 물질은 금속 실리사이드를 포함한다. 물질들의 조합, 상기 물질들의 구조, 특성 및 두께는 목표 성능 및 응용 분야에 따라 최적화될 수 있다. 화학 기상 증착(CVD), 플러그 처리(plug process) 또는 PVD, 전기-도금 처리(electro-plating process) 또는 포스-필(force-fill), IPVD, 또는 방향성 PVD 처리와 같은 다수의 공지 기술이 저저항 물질 112의 층(들)을 형성하는데 이용될 수 있다.
일 실시예에서, 상기 저저항 물질은 기존의 리세스 게이트(recessed gate)의 최상면과 실질적으로 동일한 높이의 상면을 포함한다. 일 실시예에서, 게이트 전극의 80% 또는 그 이하는 시드층 208A로 구성되고, 상기 게이트 전극의 나머지 부분은 또 하나의 저저항 물질로 구성된다. 다른 실시예에서, 상기 저저항 물질은 400Å보다 더 두꺼운 두께를 갖는다. 그러한 두꺼운 저저항 물질은, 적합한 시드층 위에 선택적으로 증착함으로써 형성될 수 있다.
도 1E에서, 소스 영역 110, 유전체 캡(dielectric cap) 114, 고농도 본체 영역 118 및 소스 금속층 116이 공지 기술을 이용하여 형성된다. 도 1A 내지 1E는 모스펫의 다양한 층/영역을 형성하는 특정 시퀀스를 도시하지만, 본 발명은 이에 한정되지 않는다. 예를 들면, 웰 영역 104와 소스 영역 110이 상기 처리의 이후 또는 이전 단계들에서 형성될 수 있다.
도전성 시드층과 그 위에 놓인 상기 도전성 시드층에 대해 선택성을 갖는 저저항 물질을 이용하는 것은 트랜치 게이트 FET에 한정되는 것이 아니다. 이 기술은 트랜치 게이트 절연 게이트 양극성 트랜지스터(trench gate IGBT)와, 실드 게이트 모스펫(shielded gate MOSFET) 및 IGBT와 같은 다른 타입의 전력 디바이스에서 유사하게 구현될 수 있다. 일 예로서, 실드 게이트 모스펫에서의 상기 시드층 기술의 구현을 아래에 간략히 설명한다. 트랜치의 하부 측벽과 바닥을 덮는 실드 유전체(예를 들면, 산화물을 포함함), 상기 트랜치의 하부를 채우는 실드 전극(예를 들면, 폴리실리콘을 포함함), 상기 실드 전극 위에서 연장되는 전극간 유전체(inter-electrode dielectric)(예를 들면, 산화물을 포함함), 및 상기 트랜치의 상부 측벽을 덮고 인접한 트랜치들 사이의 메사(mesa) 위에서 연장되는 게이트 유전체(예를 들면, 산화물을 포함함)가 기존의 기술을 이용하여 형성된다. 상기 전극간 유전체 위의 상기 게이트 전극 및 상기 모스펫의 다른 층들과 영역들을 형성하기 위해, 도 1A 내지 1E와 유사한 단계들이 수행된다.
도 2A 내지 2C는, 본 발명의 다른 예시적인 실시예에 의한, 상기 트랜치 내에 시드층을 형성하는 다른 기술을 도시한다. 도 2A에서, 웰 영역 204, 트랜치 200, 및 상기 트랜치의 측벽과 바닥을 덮고 인접한 메사 표면 위에서 연장되는 유전체층이, 기존의 기술을 이용하여 형성된다. 도시된 바와 같이, 상기 유전체층에 기존의 선택적 또는 방향성 식각이 수행되어, 트랜치의 측벽을 따라 위치된 상기 유전체층의 수직 방향 연장부 206은 남겨두면서 상기 유전체층의 수평 방향 연장부를 제거한다. 이로써, 트랜치 200의 바닥을 따라서 실리콘 영역 202의 표면이 노출된다. 일 실시예에서는, 상기 유전체층의 상기 수직 방향 연장부 206을 상기 유전체 식각으로부터 보호하기 위해, 공지 기술을 이용하여 보호층(예를 들면, 질화물 스페이서(spacer). 도시되지 않음)이 형성된다. 도 2B에 도시된 바와 같이, 상기 트랜치 200의 바닥을 따라 노출된 실리콘은 저저항 물질의 선택적 성장을 위한 시드층으로서 기능한다.
도 2B에서, 상기 메사 표면이 보호층 205에 의해 덮여 있으면서, 저저항 물질 208이 상기 트랜치 200의 바닥에서 상기 노출된 실리콘의 표면 위에 미리 정해진 두께까지 선택적으로 성장된다(예를 들면, SEG를 이용함). 저저항 물질 208이 SEG를 이용하여 형성되는 일 실시예에서, 저저항 물질 208은 2000Å 내지 2500Å 범위의 두께까지 성장된다. 도 1D의 층 112를 형성하기 위한 상기 물질 및 기술 중 어느 것이라도 층 208을 형성하는데 이용될 수 있다. 도 2C에서, 도 2B에 존재하는 게이트-드레인 간 전기적 단락을 제거하기 위해, 주지된 실리콘 주입 산화물(silicon implanted oxide; SIMOX) 기술을 이용하여 게이트 물질 208을 통해 산소를 주입하고, 이로써 상기 트랜치 200의 바닥을 따라 유전체층 209를 형성한다. 다음으로, 도 1D 및 1E에 도시된 것과 유사한 처리 단계들이 상기 트랜지스터 구조물을 완성하기 위해 수행될 수 있다.
도 2A 및 2B에 도시된 처리 시퀀스를 대체하는 처리 시퀀스는 다음과 같다. 산화물을 포함하는 하드 마스크(hard mask)가 트랜치 200을 정의 및 식각하기 위해 이용되고, 상기 트랜치의 측벽과 바닥을 덮고 상기 하드 마스크보다 얇은 산화물층 206이 형성된다. 유전체층 206의 수직 방향 연장부는 그대로 남겨두면서 상기 유전체층 206의 상기 트랜치의 측벽을 따라 연장되는 부분을 제거하기 위해 선택적 또는 방향성 산화물 식각이 수행된다(상기 하드 마스크가 산화물층 206보다 더 두꺼우므로, 상기 하드 마스크가 더 얇아지더라도 상기 메사는 상기 식각 이후에도 상기 하드 마스크로 덮여있음). 상기 메사 표면은 상기 하드 마스크의 잔존하는 부분에 의해 덮여있는 상태에서, 저저항 물질 208이 트랜치 200의 바닥에서 상기 노출된 실리콘의 표면 위에서 선택적으로 성장된다.
도 2A 및 2B에 도시된 처리 시퀀스를 대체하는 또 다른 처리 시퀀스는 다음과 같다. 트랜치 200을 정의 및 식각하기 위해 ONO 복합층을 포함하는 하드 마스크가 이용되고, 상기 트랜치의 측벽과 바닥을 덮는 산화물층 206이 형성된다. 상기 유전체층 206의 수직 방향 연장부는 그대로 남겨두면서 상기 유전체층 206의 상기 트랜치의 측벽을 따라 연장되는 부분을 제거하기 위해 선택적 또는 방향성 산화물 식각이 수행된다(상기 ONO의 최상부 산화물층은 상기 식각 중에 제거될 수 있지만, 상기 메사 표면은 상기 ONO 마스크의 나머지 NO 층에 의해 덮여있음). 상기 메사 표면이 상기 하드 마스크의 잔존하는 부분에 의해 덮여있는 상태에서, 저저항 물질 208이 트랜치 200의 바닥에서 상기 노출된 실리콘의 표면 위에서 선택적으로 성장된다.
도 3A 내지 3D는 본 발명의 다른 실시예에 의한 시드층을 형성하는 다른 처리 시퀀스의 단순화된 단면도를 도시한다. 도 3A에서, 웰 영역 304, 트랜치 300, 및 상기 트랜치의 측벽과 바닥을 덮고 인접한 메사 표면 위에서 연장되는 유전체층 306이 기존의 기술을 이용하여 형성된다. 유전체층 306은 하나의 처리 단계에서 형성된 단일층처럼 보이지만, 유전체층 306은 다수의 단계들에서 형성될 수 있다는 점을 유의하여야 한다. 예를 들면, 일 실시예에 있어서, 메사 표면 위에서 연장되는 상기 유전체층 306의 부분들이, 트랜치 300을 정의 및 식각하기 위해 이용된 하드 마스크의 일부를 형성한다. 트랜치 300이 형성된 후, 유전체층 306의 상기 트 랜치의 측벽과 바닥을 덮는 부분이 형성된다. 상기 트랜치의 측벽과 바닥을 덮는 상기 유전체층 306의 부분들은, 상기 메사 영역 위에서 연장되는 부분보다 더 얇을 것이다.
도 3A에서, 스퍼터링(sputtering) 동안 방향성을 향상시키기 위하여, 이온화 기상 증착(ionized vapor deposition; IPVD), 증발(evaporation), 콜리메이션(collimation) 또는 스퍼터링 가스 압력 변동(sputtering gas pressure variation)과 같은 방향성 증착 기술을 이용하여 도전층 308이 형성된다. 또한, 더 높은 트랜치 종횡비(aspect ratio)는 도전층 308의 방향성 성장을 촉진시킬 것이다. 도시된 바와 같이, 방향성 증착은 수평 방향의 표면을 따라서 더 두껍고 수직 방향의 표면을 따라서는 더 얇은 층을 형성한다는 점에서 유리하다. 일 실시예에서, 상기 수평 방향 표면 위의 도전층 308의 목표 두께는 1000Å 내지 2000Å의 범위 내에 존재한다. 도 3B에서, 층 308의 수직 방향 연장부(즉, 트랜치의 측벽을 따라 연장되는 부분)를 제거하기 위해 기존의 등방성 식각(isotropic etch)이 이용되고, 이로써 수평 방향 연장부 308A 및 308B는 남겨둔다. 또한, 도 1C의 시드층 108A에 대하여 상기 언급된 물질 중 어느 것이라도 시드층 308B에 대해 이용될 수 있다.
도 3C에서, 종래 기술을 이용하여, 측벽 스페이서 320(예를 들면, 실리콘 질화물을 포함함)이 유전체층 306의 대응되는 부분들을 보호하기 위해 형성된다. 제거 가능한 시드 차단층(seed blocking layer) 322(예를 들면, 포토레지스트(photoresist))가 형성되고, 상기 시드 차단층 322에 트랜치 300 내로 리세스가 형성된다. 도 3C에 도시된 바와 같이, 차단층 322가 시드층 308B를 보호하면서, 도전층 부분 308A가 메사 표면의 위로부터 제거된다. 스페이서 320을 이용할 때의 이점은, 보호층 322의 리세스에 있어서의 폭넓은 잠재적 변동성 하에서 상기 트랜치의 측벽을 따라 위치된 유전체 306을 보호할 수 있다는 것이다. 일 실시예에서, 보호층 322가 공지된 CMP 기술을 이용하여 형성되고, 스페이서 320은 상기 보호층 322를 형성하기 전에 형성되지 않는다.
도 3D에서, 시드층 308B이 트랜치 내에 남아있는 상태에서 차단층 322 및 측벽 스페이서 320이 제거된다. 다음으로, 도 1D 및 1E에 도시된 것과 유사한 처리 단계들이 상기 셀 구조물을 완성하기 위해 수행될 수 있다. 일 실시예에서, 시드층 308B에 웰 영역 104의 바닥면 아래까지 리세스가 형성되고, 상기 시드층 308B는 0.05㎛ 내지 0.3㎛ 범위의 두께를 갖는다. 다른 실시예에서, 도전층 308을 형성하기 이전에, 공지 기술을 이용하여 두꺼운 바닥 유전체가 트랜치의 바닥을 따라 형성된다. 이는 게이트-드레인 간 용량을 최소화하는 것을 돕는다.
도 3A 내지 3D에 도시된 기술은 트랜치 게이트 IGBT와, 실드 게이트 MOSFET 및 IGBT와 같은 다른 타입의 전력 디바이스에서 유사하게 구현될 수 있다. 일 예로서, 실드 게이트 모스펫에 있어서의 도 3A 내지 3D에 도시된 기술의 구현을 아래에 간략히 설명한다. 실리콘 영역 내로 연장되는 트랜치를 형성한 이후에, 상기 트랜치의 하부 측벽과 바닥을 덮는 실드 유전체(예를 들면, 산화물을 포함함), 상기 트랜치의 하부를 채우는 실드 전극(예를 들면, 폴리실리콘을 포함함), 상기 실드 전극 위에서 연장되는 전극간 유전체(예를 들면, 산화물을 포함함), 및 상기 트 랜치의 상부 측벽을 덮고 인접한 트랜치들 사이의 메사 위에서 연장되는 게이트 유전체(예를 들면, 산화물을 포함함)가 기존의 기술을 이용하여 형성된다. 도전층 308을 형성하는 단계로 시작되는 도 3A 내지 3D와 유사한 단계들이, 상기 전극간 유전체 위의 게이트 전극 및 상기 모스펫의 다른 층들과 영역들을 형성하기 위하여 수행된다.
도 3A 내지 3D의 기술의 변형예가 도 4A 내지 4C에 도시되어 있다. 도 4A에서, 도시된 바와 같이, 도전층 408을 형성하기 전에 메사 표면 위에서 연장되는 리프트-오프층(lift-off layer) 411(예를 들면, 실리콘 질화물과 같은 하드 마스크)이 형성된다는 점을 제외하고, 도 3A에 대응되는 단계와 유사한 단계가 수행된다. 도 4B에서, 시드층 408의 수직 방향 연장부(즉, 트랜치의 측벽을 따라 연장되는 부분)를 제거하기 위해 등방성 식각이 이용되고, 이로써 수평 방향 연장부 408A 및 408B를 남겨둔다. 도 4C에서, 상기 리프트-오프층이 식각되는데(예를 들면, 습식 화학 식각(wet chemical etch)을 이용함), 이는 상기 리프트-오프층 위에 놓인 도전층 408의 부분들 408A을 들어올리고 상기 부분들 408A가 제거되도록 한다. 리프트-오프층 411이 시드층 408B 아래에는 존재하지 않기 때문에, 시드층 408B는 리프트-오프층 411이 제거되는 동안 그대로 남아있는다.
도 3A 내지 4D의 실시예의 유전체층 306과 관련하여 상기 기재된 바와 유사하게, 유전체층 406은 하나의 처리 단계에서 형성된 단일층처럼 보이지만, 유전체층 406은 하나 또는 다수의 단계에서 형성될 수 있다. 예를 들면, 일 실시예에서, 리프트-오프층 411과 함께 메사 표면 위에서 연장되는 유전체층 406의 부분들은, 트랜치 400을 정의 및 식각하기 위해 사용되는 하드 마스크의 일부를 형성한다. 트랜치 400이 형성된 후, 유전체층 406의 상기 트랜치의 측벽과 바닥을 덮는 부분이 형성된다. 나머지 처리 단계는 도 4B 및 4C와 관련하여 상기된 바와 유사하다.
도 5A 내지 5E는, 본 발명의 일 실시예에 의하여, 트랜치 게이트 전계 효과 트랜지스터의 게이트 위에 고도전성의 캡 층(cap layer)을 형성하는 공정의 다양한 단계들에서의 단면도이다. 도 5A에서, 웰 영역 504, 트랜치 500, 상기 트랜치의 측벽과 바닥을 덮고 메사 표면 위에서 연장되는 유전체층 506, 및 게이트 508 - 트랜치 500 내에서 상기 게이트 508에 리세스가 형성됨 - 이 기존의 기술을 이용하여 형성된다. 일 실시예에서, 게이트 508은 다층 구조물이다. 예를 들면, 트랜치 500 내로 깊은 리세스가 형성된 폴리실리콘층을 형성하고, 상기 리세스(recessed) 폴리실리콘층 위에 고도전성 물질(예를 들면, 금속)의 얇은 층을 형성한 다음, 상기 얇은 금속층 위에 다른 리세스 폴리실리콘층을 형성함으로써, 게이트 508이 형성될 수 있다. 상기 두 개의 폴리실리콘층들 사이에 끼워진 상기 금속층은, 양측으로부터의 폴리실리콘에 의해 완전히 소모되도록 반응된다.
도 5A를 다시 참조하면, 스퍼터링 동안 방향성을 향상시키기 위하여, 이온화 기상 증착(IPVD), 증발, 콜리메이션 또는 스퍼터링 가스 압력 변동과 같은 방향성 증착 기술을 이용하여, 텅스텐(W), 탄탈룸(Ta) 및 몰리브덴(Mo) 중 하나 또는 그 이상을 포함하는 도전층 512가 형성된다. 또한, 층 512의 방향성 성장을 촉진시키는 더 높은 종횡비를 제공하기 위하여, 도 5A에 도시된 것보다 더 깊은 리세스가 형성된 게이트가 이용될 수 있다. 따라서, 층 512는 수평 방향 표면을 따라서 더 두껍고, 수직 방향 표면을 따라서는 더 얇다.
도 5B에서, 가로 방향 연장부 512A 및 512B를 남겨두면서 층 512의 수직 방향 연장부를 제거하기 위해, 도전층 512가 등방성 식각된다. 도 5C에서, 트랜치 500을 채우기 위해 보호층 514(예를 들면, 폴리실리콘 또는 BPSG를 포함함)가 형성된다. 도 5D에 도시된 바와 같이, 층 514에 리세스가 형성되어 트랜치 500 내부에 부분 514A를 형성한다. 부분 514A는 이후의 단계에서 그 아래에 놓이는 게이트 물질을 보호한다. 도 5E에서, 보호층 514A가 그 아래에 놓인 게이트 물질을 식각 처리로부터 보호하면서, 메사 영역 위의 상기 도전층의 부분 512A가 식각된다. 폴리실리콘 508과 도전층 512B를 반응시키기 위해, 급속 열처리(rapid thermal processing; RTP)가 수행된다.
보호층 514가 폴리실리콘을 포함하고, 도전층 512B가 금속을 포함하는 실시예에서, 도전층 512B는 양측으로부터의 폴리실리콘에 의해 완전히 소모되도록 반응된다. 상기 구조물의 나머지(예를 들면, 소스 영역, 고농도 본체 영역, 및, 소스 및 드레인 상호접속부)는 기존의 처리 기술을 이용하여 형성된다. 이전의 실시예에서와 같이, 도 5A에 도시된 기술은 트랜치 게이트 IGBT와, 실드 게이트 모스펫 및 IGBT와 같은 다른 타입의 전력 디바이스에서 유사하게 구현될 수 있다.
도 6A 내지 6C는, 본 발명의 다른 실시예에 의한, 게이트 위에 고도전성의 캡 층을 형성하는 다른 방법의 단면도를 도시한다. 도 6A에서, 웰 영역 604, 트랜치 600, 상기 트랜치의 측벽과 바닥을 덮고 메사 영역 위에서 연장되는 유전체층 606, 및 리세스 게이트 608이 기존의 기술을 이용하여 형성된다. 티타늄(Ti), 코 발트(Co) 및 니켈(Ni)과 같은 하나 또는 그 이상의 살리사이드 가능 물질(salicidable material)을 포함하는 도전층 612가 기존의 기술을 이용하여 형성된다. 도 6B에서, 유전체 606 위에서 연장되는 도전층 612의 부분 612A는 변경되지 않고 유지되는 한편, 도전층 612와 폴리실리콘층 608을 반응시키기 위해 급속 열처리(RTP)가 수행되어 부분 612B가 형성된다. 층 612가 티타늄을 포함하는 실시예에서, 상기 RTP는 빗금친 영역 612B 내에 C49 TiSi2가 형성되도록 한다. 이 실시예에서, 상기 RTP는 실질적으로 700℃보다 낮은 온도에서 수행된다.
도 6C에서, 상기 반응된 부분 612B는 제거되지 않고 상기 반응되지 않은 부분 612A(예를 들면, Ti)는 식각된다. 일 실시예에서, 상기 반응된 부분과 상기 반응되지 않은 부분 사이에서 본질적으로 선택성을 갖는 습식 화학 식각이 이용된다. 반응된 층 612B의 저항을 감소시키기 위해 상기 반응된 층 612B에 상 변환(phase transformation)이 일어나도록 또 다른 급속 열처리가 수행된다. 반응된 층 612가 C49 TiSi2를 포함하는 실시예에서는, 상기 두번째의 RTP가 800℃ 내지 850℃ 또는 그 이상의 범위의 온도에서 수행되고, 이로써 상기 C49 TiSi2가 더 낮은 저항을 갖는 C54 TiSi2로 상 변환된다. 다른 실시예에서, 상기 두번째 RTP 이전에, 상기 게이트 구조물 위에 BPSG 캡 층이 형성되어, 상기 두번째 RTP가 상기 반응된 층 612B의 상 변환을 일으킬 뿐만 아니라 상기 BPSG 캡을 리플로우(reflow)시킨다.
도 7은 본 발명의 일 실시예에 의한, 다층 게이트 구조물의 다양한 층을 나타내는 모스펫의 단면도를 도시한다. 트랜치 700은 상기 트랜치의 측벽과 바닥을 덮는 게이트 유전체층 706을 포함한다. 보호 라이너(liner) 703이 유전체층 706 위에서 상기 트랜치의 측벽과 바닥을 덮는다. 라이너 703은, 트랜치 700 내에 상기 다양한 층들이 형성되는 동안 유전체층 706을 보호하는 물질이라면 어떤 물질로 형성되어도 좋다. 라이너 703은 유전체층, 또는 폴리실리콘, 하프늄 질화물(HfN), 탄탈룸 질화물(TaN) 또는 티타늄 질화물(TiN)과 같은 도전층일 수 있다. 일 실시예에서, 라이너 703은 화학 기계적 연마(chemical mechanical polish; CMP)를 이용하여 형성된다. 유전체층이 라이너 703으로서 이용된다면, 트랜지스터 문턱 전압이 부정적인 영향을 받지 않을 것을 보장하기 위해 소정 단계들이 수행될 필요가 있다. 예를 들면, 라이너 703의 존재를 보상하기 위해 문턱값 조정용 주입이 이용될 수 있다. 시드층 708 및 그 위에 놓이는 저저항층 710은, 이 두 개의 층들을 형성하기 위한 상기 기술들 중 하나를 이용하여 형성된다.
도시된 바와 같이, 배리어층 712, 제2의 저저항층 714 및 캡 층(cap layer) 718이 제1의 저저항층 710 위에 순차적으로 형성된다. 일 실시예에서, 배리어층 712는 티타늄 질화물을 포함하고, 상기 배리어층 712의 양측에 위치된 두 개의 층이 서로 반응하는 것을 막음으로써 상기 두 층의 저항을 낮게 유지한다. 또한, 티타늄 질화물 배리어층 712는 층 710과 714 사이에서 접착층(adhesion layer)으로서 기능한다. 다른 실시예에서는, 상기 제2의 저저항층 714가 제거되어, 캡 층이 배리어층 712와 접촉한다. 캡 층 718은, 게이트 저항을 감소시키기 위해 고도전성 물질을 포함한다. 일 실시예에서, 캡 층 718은 텅스텐, 탄탈룸 및 몰리브덴 중 하나 또는 그 이상을 포함한다. 다른 실시예에서, 캡 층 718은 티타늄(Ti), 코발 트(Co) 및 니켈(Ni)와 같은 하나 또는 그 이상의 살리사이드 가능 물질(salicidable material)을 포함한다.
또한, 캡 층 718은 그 아래에 놓인 상기 게이트 구조물의 층들을 처리 중의 오염으로부터 보호하고, 상기 아래에 놓인 층들 내의 도펀트의 확산을 막는다. 일 실시예에서, 캡 층 718은 티타늄 실리사이드(titanium silicide)를 포함하고, 이로써 디바이스의 온도 안정성을 향상시킨다(예를 들면, 더 높은 온도의 처리를 가능하게 함). 도 7의 게이트 구조물은 다수의 층을 포함하지만, 설계 목적과 성능 목표에 따라서 보다 적은 수의 층 또는 층들의 다른 조합이 이용될 수 있다.
도 8 내지 11은, 본 발명의 실시예들에 의한, 상기 게이트 구조물의 다수의 가능한 조합 중 네 가지를 도시하는 단면도이다. 도 8에서, 상기 게이트 구조물은, 바닥에서부터 최상부까지, 도전성의 리세스(recessed) 시드층 808(예를 들면, 도핑된 폴리실리콘을 포함함), 저저항 러너층(low resistance runner layer) 812(예를 들면, 티타늄 실리사이드를 포함함) 및 캡 층 814(예를 들면, 티타늄 질화물을 포함함)의 세 개의 층을 포함한다. 도시된 바와 같이, 시드층 808이 상기 게이트 구조물의 대부분을 형성한다. 일 실시예에서, 시드층 808은 전체 게이트 구조물의 실질적으로 70% 내지 85%를 형성한다. 도 9에서, 상기 게이트 구조물은, 바닥에서부터 최상부까지, 시드층 908, 저저항 물질의 층 910 및 캡 층 914의 세 개의 층을 포함한다. 이 실시예에서, 시드층 908은 전체 게이트 구조물의 실질적으로 20% 내지 50%를 형성하고, 상기 저저항 물질의 층 910이 전체 게이트 구조물의 30% 내지 70%를 형성한다.
도 10에서, 상기 게이트 구조물은, 바닥에서부터 최상부까지, 리세스 시드층 1008(예를 들면, 도핑된 폴리실리콘을 포함함), 배리어층 1010(예를 들면, 티타늄 실리사이드를 포함함), 저저항 러너층 1012(예를 들면, 티타늄 실리사이드를 포함함) 및 캡 층 1014(예를 들면, 티타늄 질화물을 포함함)의 네 개의 층을 포함한다. 일 실시예에서는, 상기 저저항 물질의 층 1012는 텅스텐(W)을 포함하고, 텅스텐의 층 1012가 캡 층의 기능도 수행하므로 캡 층 718은 생략된다.
도 11은 본 발명의 다른 실시예에 의한, 트랜치 게이트 FET를 형성하는 제조 공정의 중간 단계에서의 단면도를 도시한다. 도 11에서, 게이트 유전체층 1106을 덮는 도전성 라이너 1108이 시드층으로서 기능한다. 도전성 라이너 1108은, 하프늄 질화물(HfN), 탄탈룸 질화물(TaN) 또는 티타늄 질화물(TiN) 중 하나 또는 그 이상을 포함할 수 있다. 저저항 물질 1110이, 상기 참조된 선택적 증착 기술 중 어느 하나를 이용하여 형성된다. 이 실시예는, 상기 저저항 물질 1110이 세 방향으로부터(즉, 바닥으로부터 그리고 트랜치의 측벽들을 따라서) 성장된다는 점에서 유리하다.
도 11의 기술의 다른 변형예에서, 폴리실리콘을 포함하는 시드층이 두 개의 단계에서 형성된다. 도 1C의 시드층 108과 유사한 방법으로 트랜치의 바닥부를 채우는 상기 시드층의 제1 부분이 형성된다. 상기 트랜치의 측벽을 덮는 상기 시드층의 수직 방향 연장부 - 이하, "시드 라이너(seed liner)"라고 함 - 가 형성된다. 상기 시드층의 제1 부분 위에 폴리실리콘층을 형성하고, 상기 트랜치의 측벽이 폴리실리콘의 얇은 층에 의해 덮인 상태를 유지하는 한편, 상기 폴리실리콘의 나머지 는 상기 시드층의 제1 부분까지 제거되도록, 상기 형성된 폴리실리콘층을 방향성 식각을 이용하여 식각함으로써, 상기 시드 라이너가 형성될 수 있다. 상기 참조된 선택적 증착 기술 중 어느 하나를 이용하여 상기 트랜치 내에 저저항 물질이 형성된다. 상기 저저항 물질은 세 방향으로부터 성장된다는 점에서 유리하다. 또한, 상기 시드 라이너는 상기 게이트 유전체층을 보호한다. 또한, 트랜치 바닥의 상기 시드의 제1 부분과 상기 시드 라이너 부분이 상기 저저항 물질 형성시에 소모되는 또 다른 기술이 이용될 수도 있다.
도 7, 8, 9, 10 및 11의 각각의 트랜치 700, 800, 900, 1000 및 1100 내의 다양한 층들은, 다양한 실시예들과 관련하여 상기된 처리 방법을 이용하여 형성될 수 있고, 상기 다양한 실시예들과 관련하여 상기 열거된 물질들 중 어느 것이라도 포함할 수 있다. 또한, 이전의 실시예들에서와 같이, 도 7 내지 10에 도시된 기술들은 실드 게이트 모스펫 및 IGBT와 같은 다른 타입의 전력 디바이스에서 구현될 수 있다.
도 12A 내지 12C는, 본 발명의 일 실시예에 의한, 모스펫 내의 소스 접촉 개구부를 채우는 처리 시퀀스를 도시하는 단면도이다. 도 12A 내지 12C에 도시된 기술은, 접촉 개구부(예를 들면, 모스펫의 소스 접촉 개구부)가 높은 종횡비를 갖는 설계에서 특히 유용하다. 도 12A에서, 웰 영역 1204, 소스 n+ 영역 1216, 트랜치 1200, 게이트 유전체층 1206, 리세스 게이트 1208 및 유전체 캡 1220이 기존의 기술을 이용하여 모두 형성된다.
도 12B에서, 기존의 실리콘 식각 기술을 이용하여, 인접한 유전체 캡들 1220 사이의 노출된 실리콘 표면에 리세스가 형성된다. 이로써 실리콘 리세스(silicon recess) 1215가 인접한 트랜치들 사이의 메사 영역 내에 형성된다. 도 12B에 도시된 바와 같이, 더 깊은 실리콘 리세스는 웰 영역 1204의 더 넓은 표면 구역이 접촉에 이용될 수 있도록 하므로 바람직하다. 또한, 더 깊은 소스 접촉 리세스는 더 깊은 본체 접촉을 이끌어내므로, 더 견고한 UIS(unclamped inductive switching) 성능을 달성하게 한다. 하지만, 일반적으로 더 깊은 리세스는 채우기가 더욱 곤란하다. 그러나, 도 12A 내지 12C에 도시된 기술은, 매우 높은 종횡비의 리세스를 신뢰성 있게 채우는데 이용될 수 있는 간단한 기술이다. 실리콘 리세스 1215 내의 노출된 실리콘 표면이, 저저항 물질 1240의 선택적 증착을 위한 시드층으로서 기능한다. 저저항 물질 1240은, 상기 참조된 공지의 알루미늄 및 실리사이드를 하나 또는 그 이상 포함할 수 있다. 도 12C에 도시된 바와 같이, 저저항 물질 1240과 전기적으로 접촉하는 최상부 소스 금속 1222가 상기 구조물 위에 형성된다. 상기 저저항 물질은 실리콘 리세스 1215 내에서 아래로부터 위로 그리고 측면으로부터 내측으로 성장하므로, 최종 접촉부는 낮은 저항을 갖고 고도로 신뢰성 있도록 채워진다. 이 기술은, 높은 종횡비의 어떠한 형상을 채우는데에도 이용될 수 있다.
도 12A 내지 12C의 기술은 보다 중성적인 물질(즉, 고농도로 도핑되지 않음)을 상기 저저항 물질 1240으로서 이용할 수 있도록 하고, 이로써 P-타입 및 N-타입 실리콘 모두로의 접촉을 가능하게 한다. 이는, 소스 접촉부를 채우는데 이용된다면 고농도로 도핑되어야 하는 폴리실리콘 또는 인장 실리콘(strain silicon)(예를 들면, Si-Ge)과 대비된다. 종종, 이용될 수 있는 도펀트의 타입도 제한된다. 일 실시예에 있어서, 도 12B에서 리세스 1215를 형성한 후 저저항 물질 1240을 성장시키기 전에, 리세스 1215를 통해 웰 영역 1204 내에 P+ 고농도 본체 영역을 형성하기 위해 고농도 본체 주입이 수행된다.
소스 접촉부 종횡비는 계속 증가한다. 본 발명에 의하면, 시드층 위에 저저항 물질을 선택적으로 성장시킴으로써, 상기 소스 접촉부를 금속 및 실리사이드 중 어느 하나 또는 모두에 의해 매우 우수하게 채울 수 있다. CMP와 같은 인에이블러(enabler)의 추가는 상기 성능을 더욱 향상시킬 수 있고, 이는 본 명세서에 기재된 다양한 기술들의 처리 최적화를 가능하게 할 것이다.
이하의 표는 상기 실시예들의 저저항 물질에 대한 다양한 후보 물질의 전기적 특성, 및 그에 대응되는 등가 직렬 저항(equivalent series resistance; ESR)의 향상을 나타낸다. 설계 목적 및 성능 목표에 따라서, 이러한 물질들 중 하나 또는 그 조합이 본 명세서에 개시된 다양한 실시예들에서 상기 저저항 물질로서 이용될 수 있다.
물질 저항 (ohm-cm) 일함수 (eV) 열 안정성 /GOI 녹는점 ESR 향상률% 저저항 물질이 50%인 경우의 ESR 향상률%
폴리실리콘 (3×1020/cm3) N-타입 5E-04 4.35 1150℃ 1412℃ 없음 없음
SiGe(2×1018/cm3) 12E-03 - 1000℃ - 없음 없음
W 5.65E-06 4.52 >1050℃ 3400℃ 99 98
Ta 12.45E-06 4.19 없음 2980℃ 98 95
Ti 42E-06 ~4 없음 1667℃ 92 85
Cu 1.67E-06 - 없음 1084℃ 100 99
Al 2.65E-06 4.08 ~500℃ 660℃ 99 90
TiSi2(C49/C54) 60-70E-06/ 13-25E-06 3.95-4.18 900℃ 1540℃ 88/97 75/90
WSi2 30-70E-06 4.62-6 >1050℃ 2165℃ 94 89
TaSi2 35-60E-06 4.71 >1050℃ 2200℃ 93 87
MoSi2 40-100E-06 4.72-6 >1050℃ 2030℃ 92 85
PtSi 28-40E-06 - 없음 1229℃ 94 89
CoSi2 10-18E-06 - 900℃ 1326℃ 98 93
저저항 게이트 물질로 인한 ESP의 향상은, 더 높은 게이트 저항의 더 작은 게이트 단면적을 갖는 디바이스 및 기술에서 더욱 두드러질 것이다. 상기 연산에서 이용된 기준은, 3×1020/cm3의 도펀트 농도의 N-타입 폴리실리콘이었으며, 상기 ESR 향상률 연산에 대해 이하의 가정이 이루어졌다. 첫째, 상기 ESR은 게이트 저항에 의해 조절된다. 둘째, 모든 게이트 물질이 교체되지만, 상기된 모든 서로 다른 게이트 적층 조합들이 이에 해당되지는 않을 수도 있다. 셋째, 상기 게이트 면적의 50 퍼센트가 저저항 물질로 채워진다.
본 발명에 의하면, 게이트 저항 및 소스 저항 중 어느 하나 또는 모두를 감소시키기 위해, 트랜치의 바닥 또는 높은 종횡비의 접촉 개구부에 시드층을 형성하는 새로운 기술과의 조합에 있어서 내화성 금속들(refractory metals) 및 그들의 실리사이드와 같은 저저항 물질의 선택적 증착에 관한 널리 알려진 원리가 이용된 다. 기존의 살리사이드 처리에 비해 게이트 ESR의 현저한 향상(실질적으로 95%에 이르는 향상)이 성취될 수 있다. 이는, 본 명세서에 개시된 처리에 의해 가능해진 저저항 물질의 두께의 증가 덕분에 가능하다. 상기 낮은 게이트 저항은 셀 피치를 감소시킬 수 있도록 하고, 이로써 온 저항(on resistance) Rdson을 현저하게 개선한다. 일 실시예에서, 순수 금속이 아닌 미리 반응된(pre-reacted) 실리사이드를 이용함으로써, 상기 저저항 물질이 상기 게이트 유전체의 넓은 구역을 침범할 가능성이 현저히 감소된다. 이러한 위험은 라이너 및 스페이서를 이용함으로써 더욱 감소될 수 있다.
본 명세서에 개시된 다양한 기술은, 실리사이드층을 기존의 처리 흐름과 통합시킴에 있어서 단순한 처리를 요구한다. 상기 게이트 구조에 이용된 물질은, 라이너(금속 또는 실리사이드 게이트), 배리어(TiSi2 배리어 또는 W와 같은 금속 러너), 캡 물질(불순물 및 도펀트 외부 확산(out-diffusion)), 저저항 게이트 물질, 시드 물질 및 접착층과 같은 기능에 의해 정의될 수 있다. 이러한 다양한 층들은, 설계 목적에 따라 다수의 서로 다른 방식으로 결합될 수 있다. 예를 들면, 폴리실리콘과 실리사이드를 형성하는 텅스텐에 대한 배리어로서의 TiSi2와 함께, 텅스텐 캡 층이 상기 폴리실리콘의 최상부에 형성될 수 있다.
본 명세서에 기재된 다양한 처리 흐름들은, 저저항 물질 및 게이트 물질 적층의 선택 면에서 고도의 융통성을 갖는다. 물질들은 Al, W, WSi2, TiSi2와 같은 금속 및 금속 실리사이드를 포함할 수 있고, 잠정적으로는 다른 내화성 금속 및 그 실리사이드(M-Si, M-Pt, Mo, Ta, Co, Ni)를 포함할 수도 있다. 알루미늄과 같은 녹는 점이 낮은 물질을 이용할 때는, 더미 게이트가 이용될 수 있다. 또한, 폴리실리콘의 최상부 상의 텅스텐 캡 층과 함께 상기 텅스텐이 폴리실리콘과 실리사이드를 형성하는 것을 막는 배리어층으로서의 TiSi2와 같은 다양한 물질들 및 조합들이 가능하다.
나아가, W 및 그 실리사이드와 같은 내화성 물질이 사용되므로, 온도 안정성이 향상된다. 또한, 열 안정성을 개선하기 위해 기존의 TiSi2의 층에 캡을 씌울 수 있다. 이용되는 실리사이드의 타입을 적합하게 선택함으로써, 열 안정성과 함께 게이트의 임계 치수(critical dimension; CD)로 인한 한계를 극복할 수 있게 된다.
폴리실리콘으로 채어진 트랜치의 양 대(對) 저저항 물질로 채워진 양의 관점에서, 캡 물질을 이용하거나 또는 이용하지 않으면서, 높은 종횡비의 트랜치 내에 실질적으로 폴리실리콘을 사용하지 않는 것에서부터 폴리실리콘을 모두 사용하는 것을 포함하는 다수의 변형예가 가능하다.
본 명세서에 기재된 다수의 처리들에서 이용된 상기 선택적 증착 처리는 상기 트랜치 또는 소스 접촉 개구부를 바닥으로부터 위로 채우고, 이로써 트랜치 또는 소스 폭의 변동에 관계없이 효율적이고 일정하게 채운다. 중심-가장자리 간의 이러한 변동이 식각 중에 발생될 수 있다. 다양한 트랜치들을 바닥으로부터 위로 채워감으로써, 이 처리는 중심-가장자리 간의 채워짐이 양호하지 않은 것에 관한 안정성 문제를 최소화한다. 따라서, 웨이퍼 내의 균일성, 안정성 및 처리 획일성 이 향상된다.
특정 처리 시퀀스를 도시하는 다양한 도면들은 특정 시퀀스에서 형성되는 모스펫의 다양한 층/영역을 도시하지만, 본 발명은 그에 한정되지 않는다. 예를 들면, 상기 실시예들의 웰 영역 및 소스 영역은 상기 처리의 이후 또는 이전 단계에서 형성될 수 있다.
본 명세서에 기재된 다양한 기술은 도시된 특정 트랜치 모스펫에 한정되는 것이 아니며, 상기 참조된 미국특허출원 제11/026,276호에 도시된 것과 같은 다른 트랜치 게이트 구조물들, 전극 또는 실리콘 물질을 포함하는 트랜치 구조물들, 또는 실드 게이트 구조물들과 곧바로 또는 변형되어 통합될 수 있으며, 상기 미국특허출원의 개시 내용은 그 전체로서 참조에 의해 본 명세서에 편입된다. 상기 참조 출원의 도 1, 2A, 2B, 3A, 3B, 4A 내지 4E, 6 내지 8, 10 내지 12, 14 내지 20, 및 26A 내지 26C에 도시된 디바이스들의 예시들은, 본 발명의 기술과 통합될 수 있다는 점에서 유리하다.
본 발명의 다양한 실시예들의 상세한 설명이 상기에서 제공되었지만, 다양한 변형, 수정 및 등가물들이 가능하다. 또한, 다양한 치수들, 에너지 레벨, 도핑 농도 및 서로 다른 반도전층 또는 절연층을 설명하기 위해 본 명세서에서 제공된 숫자로 나타낸 모든 예시 및 물질의 타입은 단지 설명을 위하여 제시된 것이고, 본 발명을 한정하기 위한 것이 아니라는 점이 이해되어야 한다. 따라서, 이러한 그리고 다른 이유로, 상기 기재는 본 발명의 범위를 제한하는 것으로 해석되어선 안된다.

Claims (140)

  1. 트랜치 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    반도체 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 측벽과 바닥을 덮고 상기 트랜치에 인접한 메사(mesa) 영역 위에서 연장되는 유전체층을 형성하는 단계;
    상기 트랜치의 바닥부에서 상기 유전체층 위에 도전성 시드층(conductive seed layer)을 형성하는 단계; 및
    상기 도전성 시드층 위에 저저항 물질(low resistance material)을 성장시키는 단계를 포함하되,
    상기 저저항 물질은 상기 도전성 시드층에 대해 선택성(selectivity)을 갖는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 도전성 시드층 및 저저항 물질은 게이트 전극의 적어도 일부를 형성하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 영역은 제1 도전성 타입의 기판 및 상기 기판 위의 제1 도전성 타입의 실리콘 영역을 포함하고, 상기 실리콘 영역은 상기 기판보다 낮은 도핑 농도를 갖고,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계를 더 포함하되,
    상기 도전성 시드층의 상면은 상기 웰 영역의 바닥면 아래에 위치되는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 반도체 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 반도체 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 저저항 물질은, 상기 트랜치에 인접한 메사 영역의 최상면 아래의 높이까지 성장되는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  6. 제1항에 있어서,
    상기 도전성 시드층을 형성하는 단계는,
    폴리실리콘층을 증착시켜 상기 트랜치를 채우는 단계; 및
    상기 트랜치 내에서 상기 폴리실리콘층에 리세스를 형성하는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  7. 제6항에 있어서,
    상기 폴리실리콘층은 더 큰 도전성을 갖도록 인-시튜(in-situ) 도핑되는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  8. 제1항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  9. 제1항에 있어서,
    상기 도전성 시드층을 형성하기 이전에, 상기 트랜치의 바닥을 따라 두꺼운 바닥 유전체(thick bottom dielectric)를 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  10. 실드 게이트(shielded gate) 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    반도체 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    상기 트랜치의 하부를 실드 전극으로 채우는 단계;
    상기 실드 전극 위에 전극간 유전체(inter-electrode dielectric)를 형성하는 단계;
    상기 트랜치의 상부 측벽을 덮고 상기 트랜치에 인접한 메사 영역 위에서 연장되는 유전체층을 형성하는 단계;
    상기 전극간 유전체의 층 위에 도전성 시드층을 형성하는 단계; 및
    상기 도전성 시드층 위에 저저항 물질을 성장시키는 단계를 포함하되,
    상기 저저항 물질은 상기 도전성 시드층에 대해 선택성을 갖는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  11. 제10항에 있어서,
    상기 도전성 시드층 및 저저항 물질은 게이트 전극의 적어도 일부를 형성하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  12. 제10항에 있어서,
    상기 반도체 영역은 제1 도전성 타입의 기판 및 상기 기판 위의 제1 도전성 타입의 실리콘 영역을 포함하고, 상기 실리콘 영역은 상기 기판보다 낮은 도핑 농도를 갖고,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계를 더 포함하되,
    상기 도전성 시드층의 상면은 상기 웰 영역의 바닥면 아래에 위치되는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  13. 제10항에 있어서,
    상기 반도체 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 반도체 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  14. 제10항에 있어서,
    상기 저저항 물질은, 상기 트랜치에 인접한 메사 영역의 최상면 아래의 높이까지 성장되는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  15. 제10항에 있어서,
    상기 도전성 시드층을 형성하는 단계는,
    폴리실리콘층을 증착시켜 상기 트랜치를 채우는 단계; 및
    상기 트랜치 내에서 상기 폴리실리콘층에 리세스를 형성하는 단계를 포함하 는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  16. 제15항에 있어서,
    상기 폴리실리콘층은 더 큰 도전성을 갖도록 인-시튜 도핑되는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  17. 제10항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  18. 제10항에 있어서,
    상기 유전체층은 게이트 유전체층이고, 상기 실드 유전체는 상기 게이트 유전체층보다 두꺼운 두께를 갖는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  19. 트랜치 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 측벽을 덮되, 상기 트랜치의 바닥을 따라 상기 실리콘 영역의 표면이 노출되도록 상기 트랜치의 바닥을 따라서는 연속되지 않는 제1 유전체층을 형성하는 단계;
    상기 실리콘 영역의 상기 노출된 표면 바로 위에 저저항 물질을 성장시키는 단계 - 상기 저저항 물질은 상기 트랜치의 바닥을 따라 위치한 상기 노출된 실리콘에 대해 선택성을 가짐 -; 및
    상기 저저항 물질과 상기 트랜치의 바닥을 따라 위치한 상기 노출된 실리콘 영역과의 사이에 제2 유전체층이 형성되도록, 상기 트랜치 내로 산소를 주입하는 단계 - 상기 저저항 물질은 상기 제1 및 제2 유전체층에 의해 상기 실리콘 영역으로부터 완전히 절연됨 - 를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  20. 제19항에 있어서,
    상기 제1 유전체층을 형성하는 단계는,
    상기 트랜치의 측벽과 바닥을 덮는 제1 유전체층을 형성하는 단계; 및
    상기 트랜치의 바닥을 따라서 상기 실리콘 영역의 표면이 노출되도록, 상기 트랜치의 바닥을 따라 연장되는 상기 제1 유전체층의 일부분을 제거하는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  21. 제20항에 있어서,
    상기 제1 유전체층의 일부분을 제거하는 단계는,
    상기 제1 유전체층의 수평 방향 연장부만이 제거되도록, 방향성 식각(directional etch)을 이용하여 상기 제1 유전체층을 식각하는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  22. 제20항에 있어서,
    상기 트랜치의 측벽을 따라 연장되는 상기 제1 유전체층의 부분 위에만 보호층을 형성하는 단계; 및
    상기 트랜치의 바닥을 따라 상기 실리콘 영역의 표면이 노출되도록, 상기 보호층에 의해 보호되지 않는 상기 제1 유전체층의 부분을 제거하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  23. 제22항에 있어서,
    상기 제1 유전체층은 산화물을 포함하고, 상기 보호층은 질화물을 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  24. 제19항에 있어서,
    상기 저저항 물질은 상기 트랜치 내에 수용된 게이트 전극의 적어도 일부를 형성하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  25. 제19항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 실리콘 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  26. 제19항에 있어서,
    상기 저저항 물질은 상기 트랜치에 인접한 상기 실리콘 영역의 최상면 아래의 높이까지 성장되는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  27. 제19항에 있어서,
    상기 저저항 물질은 인-시튜 도핑된 폴리실리콘을 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  28. 트랜치 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 측벽과 바닥을 덮고 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에서 연장되는 유전체층을 형성하는 단계;
    트랜치의 측벽과 바닥을 따라서 그리고 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에서 연장되는 도전층을 형성하는 단계 - 상기 도전층의 수평 방향 연장부는 수직 방향 연장부보다 두꺼움 -;
    상기 트랜치의 바닥을 따라서 수평 방향으로 연장되는 부분을 포함하는 상기 도전층의 수평 방향 연장부는 남겨두고, 상기 도전층의 수직 방향 연장부를 완전히 제거하는 단계 - 상기 트랜치의 바닥을 따라서 수평 방향으로 연장되는 부분은 도전성 시드층을 형성함 -; 및
    상기 도전성 시드층 바로 위에 저저항 물질을 성장시키는 단계를 포함하되,
    상기 저저항 물질은 상기 도전성 시드층에 대해 선택성이 높은 트랜치 게이 트 전계 효과 트랜지스터 형성 방법.
  29. 제28항에 있어서,
    상기 도전층을 형성하는 단계는, 방향성 증착을 이용하여 상기 도전층을 증착시키는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  30. 제29항에 있어서,
    상기 도전층은 인-시튜 도핑된 폴리실리콘을 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  31. 제28항에 있어서,
    상기 도전층의 수직 방향 연장부를 완전히 제거하는 단계는, 상기 도전층을 등방성 식각하는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  32. 제28항에 있어서,
    상기 트랜치의 측벽을 따라 연장되는 상기 유전체층의 부분 위에 측벽 보호 스페이서(spacer)를 형성하는 단계;
    상기 시드층 위에 보호층을 형성하는 단계; 및
    상기 도전층을 식각하여, 상기 실리콘 영역의 표면 위에서 연장되는 상기 도전층의 보호되지 않는 부분을 제거하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  33. 제32항에 있어서,
    상기 유전체층은 산화물을 포함하고, 상기 측벽 보호 스페이서는 실리콘 질화물을 포함하며, 상기 시드층 위의 상기 보호층은 포토레지스트(photoresist)를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  34. 제28항에 있어서,
    상기 도전성 시드층 및 저저항 물질은 게이트 전극의 적어도 일부를 형성하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  35. 제28항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판 및 상기 기판 위의 제1 도전성 타입의 에피택시층을 포함하고,
    상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계를 더 포함하되,
    상기 도전성 시드층의 상면은 상기 웰 영역의 바닥면 아래에 위치되는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  36. 제28항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 실리콘 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  37. 제28항에 있어서,
    상기 저저항 물질은, 상기 트랜치에 인접한 상기 실리콘 영역의 최상면 아래의 높이까지 성장되는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  38. 제28항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  39. 제28항에 있어서,
    상기 도전층을 형성하기 이전에, 상기 트랜치의 바닥을 따라 두꺼운 바닥 유전체를 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  40. 제28항에 있어서,
    상기 도전층을 형성하기 이전에, 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에 리프트-오프층(lift-off layer)을 형성하는 단계; 및
    상기 도전층의 수직 방향 연장부를 완전히 제거하는 단계 이후에, 상기 리프 트 오프층을 식각하여, 상기 리프트-오프층 위에서 연장되는 상기 도전층의 부분을 제거하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  41. 실드 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    상기 트랜치의 하부를 실드 전극으로 채우는 단계;
    상기 실드 전극 위에 전극간 유전체를 형성하는 단계;
    상기 트랜치의 상부 측벽을 덮고 상기 트랜치에 인접한 실리콘 영역의 표면 위에서 연장되는 유전체층을 형성하는 단계;
    상기 트랜치의 상부 측벽을 따라서, 그리고 상기 트랜치에 인접한 상기 실리콘 영역의 표면 및 상기 전극간 유전체 위에서 연장되는 도전층을 형성하는 단계 - 상기 도전층의 수평 방향 연장부는 수직 방향 연장부보다 두꺼움 -;
    상기 전극간 유전체 위에서 수평 방향으로 연장되는 부분을 포함하는 상기 도전층의 수평 방향 연장부는 남겨두고, 상기 도전층의 수직 방향 연장부를 완전히 제거하는 단계 - 상기 전극간 유전체 위에서 수평 방향으로 연장되는 부분은 도전성 시드층을 형성함 -; 및
    상기 도전성 시드층 바로 위에 저저항 물질을 성장시키는 단계를 더 포함하되,
    상기 저저항 물질은 상기 도전성 시드층에 대해 선택성이 높은 실드 게이트 전계 효과 트랜지스터 형성 방법.
  42. 제41항에 있어서,
    상기 도전층을 형성하는 단계는, 방향성 증착을 이용하여 상기 도전층을 증착시키는 단계를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  43. 제42항에 있어서,
    상기 도전층은 인-시튜 도핑된 폴리실리콘을 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  44. 제41항에 있어서,
    상기 도전층의 수직 방향 연장부를 완전히 제거하는 단계는, 상기 도전층을 등방성 식각하는 단계를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  45. 제41항에 있어서,
    상기 트랜치의 상부 측벽을 따라서 연장되는 상기 유전체층의 부분 위에 측 벽 보호 스페이서를 형성하는 단계;
    상기 시드층 위에 보호층을 형성하는 단계; 및
    상기 도전층을 식각하여, 상기 실리콘 영역의 표면 위에서 연장되는 상기 도전층의 보호되지 않는 부분을 제거하는 단계를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  46. 제45항에 있어서,
    상기 유전체층은 산화물을 포함하고, 상기 측벽 보호 스페이서는 실리콘 질화물을 포함하며, 상기 시드층 위의 상기 보호층은 포토레지스트를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  47. 제41항에 있어서,
    상기 도전성 시드층 및 저저항 물질은 게이트 전극의 적어도 일부를 형성하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  48. 제41항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판 및 상기 기판 위의 제1 도전성 타입의 에피택시층을 포함하고,
    상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계를 더 포함하되,
    상기 도전성 시드층의 상면은 상기 웰 영역의 바닥면 아래에 위치되는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  49. 제41항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 실리콘 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  50. 제41항에 있어서,
    상기 저저항 물질은, 상기 트랜치에 인접한 상기 실리콘 영역의 최상면 아래의 높이까지 성장되는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  51. 제41항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  52. 트랜치 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 측벽과 바닥을 덮는 유전체층을 형성하는 단계;
    상기 트랜치 내에 리세스(recessed) 폴리실리콘층을 형성하는 단계;
    상기 리세스 폴리실리콘층 위에 상기 리세스 폴리실리콘층과 접촉하는 고도전성의 캡 층(highly conductive cap layer)을 형성하는 단계; 및
    상기 리세스 폴리실리콘층과 상기 고도전성의 캡 층을 반응시키기 위해 급속 열처리(rapid thermal processing)를 수행하는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  53. 제52항에 있어서,
    상기 고도전성의 층 위에 보호층을 형성하는 단계를 더 포함하되,
    상기 보호층은, 상기 보호층 아래에 놓인 층들 내부의 도펀트가 외부로 확산되는 것을 막는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  54. 제52항에 있어서,
    리세스 폴리실리콘층을 형성하기 이전에,
    상기 트랜치의 하반부 내에 폴리실리콘층을 형성하는 단계;
    상기 트랜치의 하반부 내의 상기 폴리실리콘층 위에 상기 폴리실리콘층과 접촉하는 고도전성 물질을 형성하는 단계를 더 포함하되,
    상기 급속 열처리를 수행하는 단계는 상기 트랜치의 하반부 내의 폴리실리콘층과 상기 고도전성 물질을 반응시키는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  55. 제52항에 있어서,
    상기 고도전성의 캡 층은 텅스텐, 탄탈룸 및 몰리브덴 중 하나 또는 그 이상을 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  56. 제52항에 있어서,
    상기 고도전성의 층을 형성하는 단계는, 방향성 증착을 이용하여 도전성의 층을 증착시키는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  57. 제56항에 있어서,
    급속 열처리를 수행하기 이전에, 상기 리세스 폴리실리콘층 위에서 수평 방향으로 연장되는 부분을 포함하는 상기 도전성의 층의 수평 방향 연장부는 남겨두고, 상기 고도전성의 층의 수직 방향 연장부를 완전히 제거하는 단계;
    상기 리세스 폴리실리콘층 위에서 연장되는 상기 고도전성의 층의 수평 방향 부분 위에 보호층을 형성 - 상기 트랜치 내에서 상기 보호층에 리세스가 형성됨 - 하는 단계; 및
    상기 실리콘 영역의 표면 위에서 연장되는 상기 도전성의 층의 보호되지 않는 부분을 제거하기 위해 상기 도전성의 층을 식각하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  58. 제57항에 있어서,
    상기 고도전성의 층의 수직 방향 연장부를 완전히 제거하는 단계는, 상기 고도전성의 층을 등방성 식각하는 단계를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  59. 제57항에 있어서,
    상기 보호층은 폴리실리콘 및 BPSG 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  60. 제52항에 있어서,
    상기 고도전성의 캡 층은 살리사이드 가능 물질(salicidable material)을 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  61. 제52항에 있어서,
    상기 급속 열처리는, 상기 리세스 폴리실리콘층과 직접 접촉하는 상기 고도전성의 캡 층의 일부분을 상기 리세스 폴리실리콘과 반응시키고,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    선택적 식각을 이용하여 상기 고도전성의 캡 층의 반응되지 않은 부분을 제 거하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  62. 제61항에 있어서,
    상기 반응되지 않은 부분을 제거하는 단계 이후에, 상기 고도전성의 캡 층의 반응된 부분을 상 변환(phase transformation)시킴으로써 상기 반응된 부분의 저항을 감소시키기 위해 또 다른 급속 열처리를 수행하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  63. 제52항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 실리콘 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  64. 실드 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    상기 트랜치의 하부를 실드 전극으로 채우는 단계;
    상기 실드 전극 위에 전극간 유전체를 형성하는 단계;
    상기 트랜치의 상부 측벽을 덮고 상기 트랜치에 인접한 실리콘 영역의 표면 위에서 연장되는 유전체층을 형성하는 단계;
    상기 트랜치 내에서 상기 전극간 유전체 위에 리세스(recessed) 폴리실리콘층을 형성하는 단계;
    상기 리세스 폴리실리콘층 위에 상기 리세스 폴리실리콘층과 접촉하는 고도전성의 캡 층을 형성하는 단계; 및
    상기 리세스 폴리실리콘층과 상기 고도전성의 캡 층을 반응시키기 위해 급속 열처리를 수행하는 단계를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  65. 제64항에 있어서,
    상기 고도전성의 층 위에 보호층을 형성하는 단계를 더 포함하되,
    상기 보호층은, 상기 보호층 아래에 놓인 층들 내부의 도펀트가 외부로 확산되는 것을 막는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  66. 제64항에 있어서,
    상기 고도전성의 캡 층은 텅스텐, 탄탈룸 및 몰리브덴 중 하나 또는 그 이상을 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  67. 제64항에 있어서,
    상기 고도전성의 층을 형성하는 단계는, 방향성 증착을 이용하여 도전성의 층을 증착시키는 단계를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  68. 제67항에 있어서,
    급속 열처리를 수행하기 이전에, 상기 리세스 폴리실리콘층 위에서 수평 방향으로 연장되는 부분을 포함하는 상기 도전성의 층의 수평 방향 연장부는 남겨두고, 상기 고도전성의 층의 수직 방향 연장부를 완전히 제거하는 단계;
    상기 리세스 폴리실리콘층 위에서 연장되는 상기 고도전성의 층의 수평 방향 부분 위에 보호층을 형성 - 상기 트랜치 내에서 상기 보호층에 리세스가 형성됨 - 하는 단계; 및
    상기 실리콘 영역의 표면 위에서 연장되는 상기 도전성의 층의 보호되지 않는 부분을 제거하기 위해 상기 도전성의 층을 식각하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  69. 제68항에 있어서,
    상기 고도전성의 층의 수직 방향 연장부를 완전히 제거하는 단계는, 상기 고도전성의 층을 등방성 식각하는 단계를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  70. 제68항에 있어서,
    상기 보호층은 폴리실리콘 및 BPSG 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  71. 제64항에 있어서,
    상기 고도전성의 캡 층은 살리사이드 가능 물질을 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  72. 제64항에 있어서,
    상기 급속 열처리는, 상기 리세스 폴리실리콘층과 바로 접촉하는 상기 고도전성의 캡 층의 일부분을 상기 리세스 폴리실리콘과 반응시키고,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    선택적 식각을 이용하여 상기 고도전성의 캡 층의 반응되지 않은 부분을 제거하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  73. 제72항에 있어서,
    상기 반응되지 않은 부분을 제거하는 단계 이후에, 상기 고도전성의 캡 층의 반응된 부분을 상 변환시킴으로써 상기 반응된 부분의 저항을 감소시키기 위해 또 다른 급속 열처리를 수행하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  74. 제64항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 실리콘 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  75. 트랜치 게이트 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 측벽과 바닥을 덮는 유전체층;
    상기 유전체층 위에서 상기 트랜치의 측벽과 바닥을 덮는 보호 라이너(protective liner);
    상기 트랜치의 바닥부에서 상기 보호 라이너 위에 위치된 도전성 시드층; 및
    상기 도전성 시드층 위의 저저항 물질의 제1층을 포함하되,
    상기 보호 라이너는, 상기 보호 라이너 형성 이후에 수행되는 처리 단계들 중에 상기 유전체층을 보호하는 트랜치 게이트 전계 효과 트랜지스터.
  76. 제75항에 있어서,
    상기 저저항 물질의 제1층 위의 배리어층(barrier layer); 및
    상기 배리어층 위의 저저항 물질의 제2층을 더 포함하되,
    상기 배리어층은 실질적으로 상기 저저항 물질의 제1층과 제2층이 반응하는 것을 막는 트랜치 게이트 전계 효과 트랜지스터.
  77. 제76항에 있어서,
    상기 저저항 물질의 제2층 위에 도전성의 캡 층을 더 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  78. 제75항에 있어서,
    상기 저저항 물질의 층 위의 배리어층; 및
    상기 배리어층 위의 도전성의 캡 층을 더 포함하되,
    상기 배리어층은 실질적으로 상기 도전성의 캡 층과 상기 저저항 물질의 제1층이 반응하는 것을 막는 트랜치 게이트 전계 효과 트랜지스터.
  79. 제75항에 있어서,
    상기 보호층은 도체를 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  80. 제75항에 있어서,
    상기 보호층은 폴리실리콘, 하프늄 질화물(hafnium nitride), 탄탈룸 질화물 및 티타늄 질화물 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  81. 제75항에 있어서,
    상기 보호층은 유전체 물질을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  82. 제75항에 있어서,
    상기 실리콘 영역은,
    제1 도전성 타입의 기판;
    상기 기판 위의 제1 도전성 타입의 에피택시층 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 가짐 -;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 트랜치에 인접한 상기 웰 영역 내의 제1 도전성 타입의 소스 영역을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  83. 실드 게이트 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 하부 측벽과 바닥을 덮는 실드 유전체층;
    상기 트랜치의 하부를 채우는 실드 전극;
    상기 실드 전극 위의 전극간 유전체;
    상기 트랜치의 상부 측벽을 덮는 게이트 유전체층;
    상기 게이트 유전체층 위에서 상기 트랜치의 상부 측벽을 덮는 보호 라이너 - 상기 보호 라이너는 제조 공정 중에 상기 유전체층을 보호함 -;
    상기 전극간 유전체 위의 도전성 시드층 - 상기 트랜치 내에서 상기 도전성 시드층에 리세스가 형성됨 -; 및
    상기 도전성 시드층 위의 저저항 물질의 제1층을 포함하는 실드 게이트 전계 효과 트랜지스터.
  84. 제83항에 있어서,
    상기 저저항 물질의 제1층 위의 배리어층; 및
    상기 배리어층 위의 저저항 물질의 제2층을 더 포함하되,
    상기 배리어층은 실질적으로 상기 저저항 물질의 제1층과 제2층이 반응하는 것을 막는 실드 게이트 전계 효과 트랜지스터.
  85. 제84항에 있어서,
    상기 저저항 물질의 제2층 위에 도전성의 캡 층을 더 포함하는 실드 게이트 전계 효과 트랜지스터.
  86. 제83항에 있어서,
    상기 저저항 물질의 층 위의 배리어층; 및
    상기 배리어층 위의 도전성의 캡 층을 더 포함하되,
    상기 배리어층은 실질적으로 상기 도전성의 캡 층과 상기 저저항 물질의 제1층이 반응하는 것을 막는 실드 게이트 전계 효과 트랜지스터.
  87. 제83항에 있어서,
    상기 보호층은 도체를 포함하는 실드 게이트 전계 효과 트랜지스터.
  88. 제83항에 있어서,
    상기 보호층은 폴리실리콘, 하프늄 질화물, 탄탈룸 질화물 및 티타늄 질화물 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터.
  89. 제83항에 있어서,
    상기 보호층은 유전체 물질을 포함하는 실드 게이트 전계 효과 트랜지스터.
  90. 제83항에 있어서,
    상기 실리콘 영역은,
    제1 도전성 타입의 기판;
    상기 기판 위의 제1 도전성 타입의 에피택시층 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 가짐 -;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 트랜치에 인접한 상기 웰 영역 내의 제1 도전성 타입의 소스 영역을 포함하는 실드 게이트 전계 효과 트랜지스터.
  91. 트랜치 게이트 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 측벽과 바닥을 덮는 유전체층;
    상기 유전체층 위의 도전성 시드층 - 상기 트랜치 내에서 상기 도전성 시드층에 리세스가 형성됨 -; 및
    상기 도전성 시드층 위의 저저항 물질의 층을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  92. 제91항에 있어서,
    상기 도전성 시드층은 상기 트랜치의 하반부 내에 형성되는 트랜치 게이트 전계 효과 트랜지스터.
  93. 제91항에 있어서,
    상기 저저항 물질의 층 위에 고도전성의 캡 층을 더 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  94. 제91항에 있어서,
    상기 도전성 시드층과 상기 저저항 물질 사이의 배리어층을 더 포함하되,
    상기 배리어층은 실질적으로 상기 도전성 시드층과 상기 저저항 물질의 층이 반응하는 것을 막는 트랜치 게이트 전계 효과 트랜지스터.
  95. 제91항에 있어서,
    상기 도전성 시드층은 도핑된 폴리실리콘을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  96. 제91항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  97. 제91항에 있어서,
    상기 도전성 시드층 아래에 상기 트랜치의 바닥을 따라 위치된 두꺼운 바닥 유전체를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  98. 제91항에 있어서,
    상기 실리콘 영역은,
    제1 도전성 타입의 기판,
    상기 기판 위의 제1 도전성 타입의 에피택시층 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 가짐 -;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 트랜치에 인접한 상기 웰 영역 내의 제1 도전성 타입의 소스 영역을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  99. 제98항에 있어서,
    상기 도전성 시드층의 상면은 상기 웰 영역의 바닥면 아래에 위치되는 트랜치 게이트 전계 효과 트랜지스터.
  100. 실드 게이트 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 하부 측벽과 바닥을 덮는 실드 유전체층;
    상기 트랜치의 하부를 채우는 실드 전극;
    상기 실드 전극 위의 전극간 유전체층;
    상기 트랜치의 상부 측벽을 덮는 게이트 유전체층;
    상기 전극간 유전체층 위의 도전성 시드층 - 상기 트랜치 내에서 상기 도전성 시드층에 리세스가 형성됨 -; 및
    상기 도전성 시드층 위의 저저항 물질의 층을 포함하되,
    상기 도전성 시드층과 상기 저저항 물질의 층은 상기 트랜치 내에서 게이트 전극의 일부를 형성하는 실드 게이트 전계 효과 트랜지스터.
  101. 제100항에 있어서,
    상기 도전성 시드층과 상기 저저항 물질의 층은 게이트 전극의 부분들을 형성하되, 상기 시드층은 상기 게이트 전극의 2분의 1 이하를 형성하는 실드 게이트 전계 효과 트랜지스터.
  102. 제100항에 있어서,
    상기 저저항 물질의 층 위에 고도전성의 캡 층을 더 포함하는 실드 게이트 전계 효과 트랜지스터.
  103. 제100항에 있어서,
    상기 도전성 시드층과 상기 저저항 물질 사이의 배리어층을 더 포함하되,
    상기 배리어층은 실질적으로 상기 도전성 시드층과 상기 저저항 물질의 층이 반응하는 것을 막는 실드 게이트 전계 효과 트랜지스터.
  104. 제100항에 있어서,
    상기 도전성 시드층은 도핑된 폴리실리콘을 포함하는 실드 게이트 전계 효과 트랜지스터.
  105. 제100항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터.
  106. 제100항에 있어서,
    상기 실리콘 영역은,
    제1 도전성 타입의 기판,
    상기 기판 위의 제1 도전성 타입의 에피택시층 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 가짐 -;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 트랜치에 인접한 상기 웰 영역 내의 제1 도전성 타입의 소스 영역을 포함하는 실드 게이트 전계 효과 트랜지스터.
  107. 제106항에 있어서,
    상기 도전성 시드층의 상면은 상기 웰 영역의 바닥면 아래에 위치되는 실드 게이트 전계 효과 트랜지스터.
  108. 트랜치 게이트 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내에서 연장되는 트랜치;
    상기 트랜치의 측벽과 바닥을 덮는 유전체층;
    상기 유전체층 위에서 트랜치의 측벽과 바닥을 덮는 도전성 시드층; 및
    상기 도전성 시드층 위에서 상기 트랜치를 적어도 부분적으로 채우는 저저항 물질을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  109. 제108항에 있어서,
    상기 도전성 시드층은 도핑된 폴리실리콘을 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  110. 제108항에 있어서,
    상기 도전성 시드층은 하프늄 질화물, 탄탈룸 질화물 및 티타늄 질화물 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  111. 제108항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  112. 제108항에 있어서,
    상기 도전성 시드층 아래에 상기 트랜치의 바닥을 따라 위치된 두꺼운 바닥 유전체를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터.
  113. 제108항에 있어서,
    상기 실리콘 영역은,
    제1 도전성 타입의 기판,
    상기 기판 위의 제1 도전성 타입의 에피택시층 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 가짐 -;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 트랜치에 인접한 상기 웰 영역 내의 제1 도전성 타입의 소스 영역을 포 함하는 트랜치 게이트 전계 효과 트랜지스터.
  114. 실드 게이트 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내에서 연장되는 트랜치;
    상기 트랜치의 하부 측벽과 바닥을 덮는 실드 유전체층;
    상기 트랜치의 하부를 채우는 실드 전극;
    상기 실드 전극 위의 전극간 유전체층;
    상기 트랜치의 상부 측벽을 덮는 게이트 유전체층;
    상기 게이트 유전체층 위에서 상기 트랜치의 상부 측벽을 덮는 도전성 시드층; 및
    상기 도전성 시드층 위에서 상기 트랜치를 적어도 부분적으로 채우는 저저항 물질을 포함하는 실드 게이트 전계 효과 트랜지스터.
  115. 제114항에 있어서,
    상기 도전성 시드층은 도핑된 폴리실리콘을 포함하는 실드 게이트 전계 효과 트랜지스터.
  116. 제114항에 있어서,
    상기 도전성 시드층은 하프늄 질화물, 탄탈룸 질화물 및 티타늄 질화물 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터.
  117. 제114항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터.
  118. 제114항에 있어서,
    상기 실리콘 영역은,
    제1 도전성 타입의 기판,
    상기 기판 위의 제1 도전성 타입의 에피택시층 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 가짐 -;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 트랜치에 인접한 상기 웰 영역 내의 제1 도전성 타입의 소스 영역을 포함하는 실드 게이트 전계 효과 트랜지스터.
  119. 트랜치 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 측벽과 바닥을 덮는 유전체층을 형성하는 단계;
    상기 유전체층 위에서 트랜치의 측벽과 바닥을 덮는 도전성 시드층을 형성하는 단계; 및
    상기 도전성 시드층 위에 저저항 물질을 성장시키는 단계를 포함하되,
    상기 저저항 물질이 트랜치의 측벽으로부터 내부로 그리고 트랜치의 바닥으로부터 위로 성장함으로써 상기 트랜치의 적어도 일부를 채우도록, 상기 저저항 물질이 상기 도전성 시드층에 대해 높은 선택성을 갖는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  120. 제119항에 있어서,
    반도체 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 트랜치 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 반도체 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형 성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  121. 제119항에 있어서,
    상기 도전성 시드층을 형성하기 이전에, 상기 트랜치의 바닥을 따라 두꺼운 바닥 유전체를 형성하는 단계를 더 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  122. 제119항에 있어서,
    상기 도전성 시드층은 인-시튜 도핑된 폴리실리콘을 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  123. 제119항에 있어서,
    상기 도전성 시드층은 하프늄 질화물, 탄탈룸 질화물 및 티타늄 질화물 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  124. 제119항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 트랜치 게이트 전계 효과 트랜지스터 형성 방법.
  125. 실드 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 트랜치를 형성하는 단계;
    상기 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    실드 전극으로 상기 트랜치의 하부를 채우는 단계;
    상기 실드 전극 위에 전극간 유전체를 형성하는 단계;
    상기 트랜치의 상부 측벽을 덮는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에서 상기 트랜치의 상부 측벽을 덮고 상기 전극간 유전체 위에서 연장되는 도전성 시드층을 형성하는 단계; 및
    상기 도전성 시드층 위에 저저항 물질을 성장시키는 단계를 포함하되,
    상기 저저항 물질이 트랜치의 측벽으로부터 내부로 그리고 트랜치의 바닥으로부터 위로 성장함으로써 상기 트랜치의 적어도 일부를 채우도록, 상기 저저항 물질이 상기 도전성 시드층에 대해 높은 선택성을 갖는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  126. 제125항에 있어서,
    반도체 영역은 제1 도전성 타입의 기판을 포함하되,
    상기 실드 게이트 전계 효과 트랜지스터 형성 방법은,
    상기 기판 위에 제1 도전성 타입의 에피택시층을 형성하는 단계 - 상기 에피택시층은 상기 기판보다 낮은 도핑 농도를 갖고 상기 반도체 영역의 상부를 형성함 -;
    상기 에피택시층 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 트랜치에 인접한 상기 웰 영역 내에 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  127. 제126항에 있어서,
    상기 도전성 시드층은 인-시튜 도핑된 폴리실리콘을 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  128. 제126항에 있어서,
    상기 도전성 시드층은 하프늄 질화물, 탄탈룸 질화물 및 티타늄 질화물 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  129. 제126항에 있어서,
    상기 도전성 시드층은 금속 및 합금 중 하나를 포함하는 실드 게이트 전계 효과 트랜지스터 형성 방법.
  130. 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에서 연장되는 복수의 트랜치를 형성하는 단계;
    트랜치의 측벽과 바닥을 덮는 유전체층을 형성하는 단계;
    모든 두 개의 인접한 트랜치들 사이의 상기 실리콘 영역 내에 리세스(recess)를 형성하는 단계; 및
    각각의 리세스 내에 저저항 물질을 성장시키는 단계를 포함하되,
    상기 저저항 물질이 각각의 리세스의 측벽으로부터 내부로 그리고 각각의 리세스의 바닥으로부터 위로 성장함으로써 각각의 리세스의 적어도 일부를 채우도록, 상기 저저항 물질이 실리콘에 대해 선택성을 갖는 전계 효과 트랜지스터 형성 방법.
  131. 제130항에 있어서,
    상기 실리콘 영역 내에 웰 영역을 형성하는 단계 - 상기 실리콘 영역과 웰 영역은 서로 반대의 도전성 타입을 가짐 -; 및
    트랜치들 사이의 상기 웰 영역 내에 소스 영역을 형성하는 단계 - 상기 소스 영역과 웰 영역은 서로 반대의 도전성 타입을 가짐 - 를 더 포함하되,
    상기 리세스를 형성하는 단계는 상기 소스 영역의 벽과 상기 웰 영역의 표면을 노출시키고, 상기 저저항 물질은 상기 소스 영역의 노출된 벽 및 상기 웰 영역의 노출된 표면과 직접 접촉하는 전계 효과 트랜지스터 형성 방법.
  132. 제131항에 있어서,
    각각의 트랜치 내에 게이트 전극을 형성하는 단계; 및
    각각의 트랜치 내에서 상기 게이트 전극 위에 유전체 캡을 형성하는 단계를 더 포함하되,
    각각의 유전체 캡은 각각의 트랜치에 인접한 소스 영역과 중첩하는 전계 효과 트랜지스터 형성 방법.
  133. 제130항에 있어서,
    각각의 리세스 내의 상기 저저항 물질과 직접 접촉하는 상호접속층(interconnect layer)을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  134. 제130항에 있어서,
    상기 저저항 물질은 실리사이드(silicide)를 포함하는 전계 효과 트랜지스터 형성 방법.
  135. 제130항에 있어서,
    상기 저저항 물질은 금속 또는 합금 중 하나를 포함하는 전계 효과 트랜지스터 형성 방법.
  136. 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에서 연장되는 복수의 트랜치를 형성하는 단계;
    각각의 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    각각의 트랜치의 하부를 실드 전극으로 채우는 단계;
    각각의 실드 전극 위에 전극간 유전체를 형성하는 단계;
    각각의 트랜치의 상부 측벽을 덮는 게이트 유전체층을 형성하는 단계;
    각각의 트랜치 내에서 상기 전극간 유전체 위에 게이트 전극을 형성하는 단계;
    모든 두 개의 인접한 트랜치들 사이의 상기 실리콘 영역 내에 리세스를 형성 하는 단계; 및
    각각의 리세스 내에 저저항 물질을 성장시키는 단계를 포함하되,
    상기 저저항 물질이 각각의 리세스의 측벽으로부터 내부로 그리고 각각의 리세스의 바닥으로부터 위로 성장함으로써 각각의 리세스의 적어도 일부를 채우도록, 상기 저저항 물질이 실리콘에 대해 선택성을 갖는 전계 효과 트랜지스터 형성 방법.
  137. 제136항에 있어서,
    상기 실리콘 영역 내에 웰 영역을 형성하는 단계 - 상기 실리콘 영역과 웰 영역은 서로 반대의 도전성 타입을 가짐 -; 및
    트랜치들 사이의 상기 웰 영역 내에 소스 영역을 형성하는 단계 - 상기 소스 영역과 웰 영역은 서로 반대의 도전성 타입을 가짐 - 를 더 포함하되,
    상기 리세스를 형성하는 단계는 상기 소스 영역의 벽과 상기 웰 영역의 표면을 노출시키고, 상기 저저항 물질은 상기 소스 영역의 노출된 벽 및 상기 웰 영역의 노출된 표면과 직접 접촉하는 전계 효과 트랜지스터 형성 방법.
  138. 제136항에 있어서,
    각각의 트랜치 내에서 상기 게이트 전극 위에 유전체 캡을 형성하는 단계 - 각각의 유전체 캡은 각각의 트랜치에 인접한 소스 영역과 중첩함 -; 및
    각각의 리세스 내의 상기 저저항 물질과 직접 접촉하는 상호접속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  139. 제136항에 있어서,
    상기 저저항 물질은 실리사이드를 포함하는 전계 효과 트랜지스터 형성 방법.
  140. 제136항에 있어서,
    상기 저저항 물질은 금속 또는 합금 중 하나를 포함하는 전계 효과 트랜지스터 형성 방법.
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