CN101331610A - 半导体装置 - Google Patents

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CN101331610A CNA2007800006896A CN200780000689A CN101331610A CN 101331610 A CN101331610 A CN 101331610A CN A2007800006896 A CNA2007800006896 A CN A2007800006896A CN 200780000689 A CN200780000689 A CN 200780000689A CN 101331610 A CN101331610 A CN 101331610A
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Abstract

一种公开的半导体装置包括驱动器晶体管，该驱动器晶体管包括：在第一导电型的半导体衬底中的第二导电型的源极和漏极，其间有间距；栅电极，在预定方向上延伸并经由源极和漏极之间的栅极绝缘膜设置在半导体衬底上；多个孤立的第一导电型的背栅极扩散层，设置在源极中以使得与半导体衬底接触，其中背栅极扩散层被分开并在预定方向上排列在源极中；和接触孔，在源极及至少一个背栅极扩散层上在预定方向上延伸。

Description

半导体装置
技术领域
本发明涉及半导体装置，和具体地，涉及设置有驱动器晶体管的半导体装置，该驱动器晶体管配置有MOS(金属氧化物半导体)晶体管。
背景技术
有作为MOS晶体管的被称为驱动器晶体管的晶体管。这里所用的术语驱动器晶体管是指“具有相对宽的沟道宽度、用于驱动下一级的元件的晶体管”。作为驱动器晶体管的实例，下文将描述经常用在移动电话中的充电电路。
图9A、9B为充电装置的示意电路图。可再充电电池31经由充电开关33连接到电源35(对应于家用AC插座)。图9A显示了对可再充电电池31充电之前及晶体管37截止的情形。晶体管37需要被导通以进行充电操作。当晶体管37导通时，经由电极垫23连接到晶体管37的充电开关33导通，且电流A从电源35流到可再充电电池31，从而对可再充电电池31充电(见图9B)。
在此电路中，晶体管37作为驱动器晶体管。也就是，晶体管37驱动作为下一级元件的充电开关33。此外，电流A越大，充电操作完成得越快。因此，流过驱动充电开关33的晶体管37的电流B也需要大。流过晶体管的电流与晶体管的沟道宽度成正比，并因此，作为驱动器晶体管的晶体管37设计为具有宽沟道。
接着，描述驱动器晶体管的布局。图10A-10C示出了包括电极垫形成区域的典型驱动器晶体管形成区域。图10A为平面图，图10B为示意平面图，和图10C为沿图10B的线X-X得到的截面图。
LOCOS氧化物膜3形成在p型硅衬底1上以限定驱动器晶体管形成区域5。配置有N型杂质扩散层的源极7s和漏极7d形成在硅衬底1中的驱动器晶体管形成区域5中。源极7s和漏极7d在宽度方向上交替排列，其间有间距。
在源极7s和漏极7d之间，由多晶硅制成的栅电极11经由栅极氧化物膜9形成在硅衬底1上。栅电极11形成在多个源极7s和漏极7d之间的区域中。图10B和10C中示出了四个栅电极11；然而，通常设置几十个栅电极11，使得驱动器晶体管具有宽沟道。
在硅衬底1中，配置有p型杂质扩散层的背栅极扩散层7b围绕着形成源极7s和漏极7d的区域。背栅极扩散层7b用于提取衬底电势。
层间绝缘膜13(从图10A、10B省略)形成在硅衬底1的整个表面上，包括形成源极7s、漏极7d、栅电极11和背栅极扩散层7b的区域。在层间绝缘膜13中和上述源极7s上方，形成接触孔15s。在层间绝缘膜13中和漏极7d上方，形成接触孔15d。在层间绝缘膜13中和背栅极扩散层7b上方，形成接触孔15b。在层间绝缘膜13中和栅电极11上方，形成接触孔(未示出)。
梳状金属布线层17s形成在层间绝缘膜13上，该层间绝缘膜13包括在源极7s上方形成接触孔15s的区域。多个源极7s经由接触孔15s和金属布线层17s相互电连接。金属布线层17s连接到电极垫23s，该电极垫23形成在设置在驱动器晶体管形成区域附近的电极垫形成区域中的层间绝缘膜13上。
梳状金属布线层17d形成在层间绝缘膜13上，该层间绝缘膜13包括在漏极7d上方的形成接触孔15d的区域。多个漏极7d经由接触孔15d和金属布线层17d相互电连接。金属布线层17d连接到电极垫23d，该电极垫23d形成在电极垫形成区域中的层间绝缘膜13上。
金属布线层17b形成在层间绝缘膜13上，该层间绝缘膜13包括在背栅极扩散层7b上方的形成接触孔15b的区域。
金属布线层形成包括在栅电极11上方的接触孔的区域(未示出)中。多个栅电极11经由未显示的接触孔和金属布线层相互电连接。
最终保护膜19形成在层间绝缘膜13上。最终保护膜19包括设置在电极垫23s、23d上的垫开口21s、21d。
图10A-10C示出单层金属布线结构；然而，两层或更多层的多层布线近年来已经变为主流并还在持续。
驱动器晶体管的显著特征在于源极7s和漏极7d交替布置在栅电极11的两侧，如图10A-10C所示。当驱动器晶体管导通时，电流在图10C中所示的箭头指示的方向上流动。特别地，每个源极7s和漏极7d对设置在其两侧上的栅电极11起作用，且因此可以布置驱动器晶体管，使得大电流流过小区域。
此外，驱动器晶体管的另一特征在于背栅极扩散层7b沿驱动器晶体管形成区域5的外围形成，类似框架。
下文讨论背栅极扩散层7b的作用。背栅极扩散层7b布置为向p型硅衬底1提供预定电势。在此实例中，GND电势(零伏电势)施加到背栅极扩散层7b和p型硅衬底1。
理论上，当GND电势被施加到背栅极扩散层7b时，背栅极扩散层7b和p型硅衬底1应该整体变为GND电势。然而，事实上，在驱动器晶体管中发生了以下的现象。
如上所述，驱动器晶体管典型地设计为具有极宽的沟道，例如，100,000μm以上，使得能够流过大电流。沟道不仅在宽度方向上宽(如图10A-10C所示的垂直方向)，而且在长度方向(如图10A-10C所示的水平方向)上也长。结果，驱动器晶体管的布局区域变得很大。
如果驱动器晶体管的布局区域大，在远离背栅极扩散层7b的部分的驱动器晶体管的衬底电势将偏离理想水平。这主要是因为p型硅衬底1的杂质密度低，且电阻器值高。图11A-11C示出了传统驱动器晶体管的缺点。图11A为方便起见只显示了驱动器晶体管形成区域5中的背栅极扩散层7b。
如图11A、11B所示，由于衬底电阻21大，在远离背栅极扩散层7b的部分的驱动器晶体管的衬底电势变得显著高于驱动器晶体管的其余部分。因此，距离背栅极扩散层7b最远的部分，即围绕驱动器晶体管形成区域5的中心的部分显然将具有最高电势。
如果衬底电势没有完全固定且电势升高，驱动器晶体管的寄生双极晶体管开始起作用，且在源极和漏极之间发生短路状态。然后，大电流立即在源极和漏极之间流动，这在驱动器晶体管中引起热击穿。图11C示出驱动器晶体管中的热击穿，其由评估图案(evaluation pattern)探测到。这种击穿发生在驱动器晶体管形成区域的中心中，这与上述描述一致。
这种由寄生双极晶体管引起的热击穿是晶体管中致命的失效。这不仅破坏元件而且可以引发IC着火或冒烟，这可以导致严重的事故。因此，IC制造者必须保证寄生双极晶体管没有开始起作用。
存在几种防止寄生双极晶体管起作用的方法。采用涉及电路布局设计的方法，能够防止寄生双极晶体管起作用而不改变晶体管的结构。下文描述一个实例。
参考图12A、12B描述一种在驱动器晶体管中间布置背栅极扩散层的方法(见例如专利文件1)。在专利文件1中，背栅极扩散层是指作为衬底接触的扩散层。在图12A中，只示出了硅衬底、杂质扩散层和接触孔。
如图12A、12B所示，在驱动器晶体管形成区域5的中心的源极分为源极7s-1和源极7s-2，且背栅极扩散层7b-1布置在其间。因此，甚至在远离外围的驱动器晶体管形成区域5的中心中也可以固定衬底电势。
参考图13A、13B描述在源极内布置背栅极扩散层的方法(见，例如专利文件2)。在专利文件2中，对应于上述背栅极扩散层，包括扩散层的结构是指对接接触结构。在图13A中，仅显示出硅衬底、杂质扩散层和接触孔。
如图13A、13B所示，背栅极扩散层7b-2与源极7s形成在同一区域中。与图12A、12B中示出的传统实例之间的差别是源极7s(N型扩散层区域)和背栅极扩散层7b-2(P型扩散层区域)相互接触。这种源极被称为“对接源极(butting source)”，其中N型扩散层区域相邻于P型扩散层区域。
如图13B所示，背栅极扩散层7b-2连接到金属布线层17s。金属布线层17s经由接触孔15b电连接到源极7s。因此，源极7s和背栅极扩散层7b、7b-2具有相同的电势。如图9A、9B所示，源极7s连接到GND电势，并且因此由与背栅极扩散层7b、7b-2相同的金属连接。
然而，上述传统技术具有如下问题。在图12A、12B中所示的传统实例中，背栅极扩散层7b-1被添加到驱动器晶体管形成区域5的中间，因此增大布局区域。驱动器晶体管已经占据了大的区域，且加上背栅极扩散层7b-1，该区域变得更大了。这导致更大的芯片面积和更高的芯片成本。
此外，在图13A、13B所示的传统实例中，如果不适当地布置对接源极则会引发另一个缺点。
图14为指出具有对接源极结构的传统驱动器晶体管中电流驱动能力(Idsat)与P型背栅极扩散层和栅电极之间的距离(间距)之间的关系的曲线图。垂直轴表示电流驱动能力(mA)且水平轴表示P型背栅极扩散层和栅电极(μm)之间的距离。
如此曲线图所示，当P型背栅极扩散层和栅电极之间的距离为2.0μm或更小时，电流驱动能力降低。通过使用对接源极，甚至在远离外围的驱动器晶体管形成区域中心也可以固定衬底电势。然而，电流驱动能力降低，电流驱动能力是驱动器晶体管最重要的方面。为了弥补电流驱动能力的降低，沟道宽度需要被增加对应于该降低的量。结果，布局区域不利地变大了。
专利文件1：日本特开公报No.H6-275802
专利文件2：日本特开公报No.H8-288401
因此，需要一种设置有驱动器晶体管的半导体装置，在该驱动器晶体管中使得驱动器晶体管的寄生双极晶体管开始起作用的电压高(高击穿电压)而不降低驱动器晶体管的电流驱动能力。
发明内容
本发明提供了一种半导体装置，其中消除了上述的一个或更多缺点。
本发明的实施例提供了一种半导体装置，包括：驱动器晶体管，包括：在第一导电型的半导体衬底中的包括第二导电型的源极和漏极，其间设置有间距；栅电极，在预定方向上延伸并经由源极和漏极之间的栅极绝缘膜设置在半导体衬底上；多个孤立的第一导电型的背栅极扩散层，设置在源极中以与半导体衬底接触，其中背栅极扩散层被分开并在预定方向上排列在源极中；和接触孔，在源极及至少一个背栅极扩散层上在预定方向上延伸。
附图说明
图1A-1C示出本发明的实施例；图1A为驱动器晶体管形成区域的平面图，图1B为沿图1A的线A-A得到的截面图，和图1C为沿图1A的线B-B得到的截面图；
图2A-2C示出本发明的另一实施例；图2A为驱动器晶体管形成区域的平面图，图2B为沿图2A的线A-A得到的截面图，图2C为沿图2A的线B-B得到的截面图；
图3A-3C示出本发明的又一实施例；图3A为驱动器晶体管形成区域的平面图，图3B为沿图3A的线A-A得到的截面图，图3C为沿图3A的线B-B得到的截面图；
图4A-4C示出本发明的又一实施例；图4A为驱动器晶体管形成区域的平面图，图4B为沿图4A的线A-A得到的截面图，图4C为沿图4A的线B-B得到的截面图；
图5A-5C示出本发明的又一实施例；图5A为驱动器晶体管形成区域的平面图，图5B为沿图5A的线A-A得到的截面图，图5C为沿图5A的线B-B得到的截面图；
图6A-6C示出本发明的又一实施例；图6A为驱动器晶体管形成区域的平面图，图6B为沿图6A的线A-A得到的截面图，图6C为沿图6A的线B-B得到的截面图；
图7A、7B为示出通过测量寄生双极晶体管开始起作用的电压(击穿电压)所得的结果和本发明实施例及传统实例的电流驱动能力的曲线图；图7A示出击穿电压和图7B示出电流驱动能力；
图8为设置有恒定电压产生电路的半导体装置的一实施例的电路图，恒定电压产生电路为模拟电路；
图9A、9B为使用传统驱动器晶体管的充电装置的示意电路图；
图10A-10C示出包括电极垫形成区域的传统驱动器晶体管形成区域；图10A为平面图，图10B为示意平面图，且图10C为沿图10B的线X-X得到的截面图；
图11A-11C示出传统驱动器晶体管的失效；
图12A、12B示出传统驱动器晶体管；图12A为平面图且图12B为沿图12A的线X-X得到的截面图；
图13A、13B示出另一传统驱动器晶体管；图13A为平面图且图13B为沿图13A的线X-X得到的截面图；和
图14为指示在图13A、13B所示的传统驱动器晶体管中电流驱动能力与P型背栅极扩散层和栅电极之间的距离(间距)之间的关系。
具体实施方式
参考附图给出本发明的实施例说明。
图1A-1C示出本发明的实施例；图1A为驱动器晶体管形成区域的平面图，图1B为沿图1A的线A-A得到的截面图，和图1C为沿图1A的线B-B得到的截面图。从图1A省略了栅电极、层间绝缘膜、金属布线层和最终保护膜。
LOCOS氧化物膜3形成在P型硅衬底1上以限定驱动器晶体管形成区域5。配置有N型杂质扩散层的源极7s和漏极7d形成在硅衬底1上的驱动器晶体管形成区域5中。源极7s和漏极7d在宽度方向上交替排列，其间有间距。
在源极7s和漏极7d之间，由多晶硅制成的栅电极11经由栅极氧化物膜9形成在硅衬底1上。栅电极11形成在多个源极7s和漏极7d之间的区域中。图1B和1C中示出了四个栅电极11；然而，为了使驱动器晶体管具有足够宽的沟道，通常设置几十个栅电极11。
在硅衬底1上，配置有P型杂质扩散层的背栅极扩散层7b围绕形成源极7s和漏极7d的区域。
在源极7s内设置多个孤立P型背栅极扩散层7bs，与硅衬底1接触。P型背栅极扩散层7bs被分开并排列在每个源极7s中。每个背栅极扩散层7bs的俯视形状实质上是矩形，具有与每个源极7s的长度方向正交的长度方向。背栅极扩散层7bs在长度方向上的尺寸T与源极7s的宽度的尺寸相同，其为例如1.0μm。背栅极扩散层7bs在宽度方向上的尺寸L为例如0.4μm。在图1A-1C中，背栅极扩散层7bs的俯视形状为矩形，其为用于光刻工艺中的标线(reticle)的形状。当背栅极扩散层7bs实际上通过光刻工艺中的形成抗蚀剂图案、注入离子和扩散热而制造时，背栅极扩散层7bs的俯视形状具有弯曲的角度，或者是圆形或椭圆形。
层间绝缘膜13形成在硅衬底1的整个表面上，包括形成源极7s、漏极7d、背栅极扩散层7b、7bs和栅电极11的区域。在层间绝缘膜13中并在每个源极7s上方，沟槽形接触孔15bs位于上方并延伸横过多个背栅极扩散层7bs和源极7s。接触孔15bs的宽度为例如0.4μm。在层间绝缘膜13中并在每个漏极7d上方，形成了沟槽形接触孔15d。在层间绝缘膜13中并在背栅极扩散层7b上方，形成接触孔15b。在层间绝缘膜13中并在每个栅电极11上方，形成接触孔(未示出)。
梳状金属布线层17bs形成在层间绝缘膜13上，该层间绝缘膜13包括在源极7s和背栅极扩散层7bs上方形成接触孔15bs的区域。多个源极7s和背栅极扩散层7bs经由接触孔15bs和金属布线层17bs相互电连接。
金属布线层(未示出)形成在层间绝缘膜13上，该层间绝缘膜13包括在背栅极扩散层7b上方形成接触孔15b的区域。
梳状金属布线层17d形成在层间绝缘膜13上，该层间绝缘膜13包括在漏极7d上方形成接触孔15d的区域。多个漏极7d经由接触孔15d和金属布线层17d相互电连接。
金属布线层形成在包括栅电极11上方的接触孔(未示出)的区域中。多个栅电极11经由未示出的接触孔和金属布线层相互电连接。
最终保护膜19形成在层间绝缘膜13上。
图2A-2C示出本发明的另一实施例。图2A为驱动器晶体管形成区域的平面图，图2B为沿图2A的线A-A得到的截面图，和图2C为沿图2A的线B-B得到的截面图。在图2A-2C中，对应于图1A-1C中的那些元件由相同的附图标记指示，并不再进一步描述。
在本实施例中，与图1A-1C所示的实施例之间的差异为背栅极扩散层7bs在长度方向上的尺寸T小于源极7s的宽度(1.0μm)。尺寸T为例如0.8μm。背栅极扩散层7bs在宽度方向上的尺寸L为例如0.4μm。在此情况下，对应于源极7s的宽度方向的背栅极扩散层7bs的尺寸T可以小于源极7s的宽度。
图3A-3C示出本发明又一实施例。图3A为驱动器晶体管形成区域的平面图，图3B为沿图3A的线A-A得到的截面图，和图3C为沿图3A的线B-B得到的截面图。在图3A-3C中，对应于图1A-1C中的那些元件由相同的附图标记指示，并不再进一步描述。
在本实施例中，背栅极扩散层7bs在长度方向上的尺寸T甚至小于图2A-2C中所示的实施例的尺寸T。尺寸T为例如0.6μm。
图4A-4C示出本发明的又一实施例。图4A是驱动器晶体管形成区域的平面图，图4B为沿图4A的线A-A得到的截面图，和图4C为沿图4A的线B-B得到的截面图。在图4A-4C中，对应于图1A-1C中的那些元件由相同的附图标记指示，并不再进一步描述。
在本实施例中，与图1A-1C中示出的实施例之间的差异为背栅极扩散层7bs的长度方向和宽度方向颠倒。背栅极扩散层7bs在宽度方向上的尺寸T小于源极7s的宽度(1.0μm)。尺寸T为例如0.4μm。背栅极扩散层7bs在长度方向上的尺寸L为例如1.0μm。背栅极扩散层7bs以例如0.4μm的间距布置。
多个接触孔15bs形成在每个源极7s上。每个接触孔15bs延伸横过背栅极扩散层7bs之一和部分源极7s。例如，接触孔15bs在长度方向上的尺寸Lc为0.8μm且接触孔15bs在宽度方向上的尺寸为0.4μm，这与背栅极扩散层7bs在宽度方向上的尺寸T相同。在图4A中，为方便起见，背栅极扩散层7bs的宽度被示出为比接触孔15bs的宽度长。
在此情况下，背栅极扩散层7bs的长度方向可以与源极7s的长度方向相同。此外，接触孔15bs不需要是如图1A-1C中所示的实施例的沟槽形。而是，多个接触孔15bs可以设置在每个源极7s上。
图5A-5C和图6A-6C示出本发明的其它实施例。图5A、6A为驱动器晶体管形成区域的平面图，图5B和6B分别为沿图5A和6A的线A-A得到的截面图，以及图5C和6C分别为沿图5A和6A的线B-B得到的截面图。在图5A-5C和图6A-6C中，对应于图1A-1C中的那些元件由相同的附图标记指示，并不再进一步描述。
在图5A-5C中所示的实施例中，背栅极扩散层在长度方向上的尺寸L小于图4A-4C中所示的实施例的尺寸。尺寸L为例如0.8μm。
在图6A-6C中所示的实施例中，背栅极扩散层7bs在长度方向上的尺寸L甚至小于图4A-4C和图5A-5C中所示的实施例的尺寸。尺寸L为例如0.6μm。在图5A-5C和图6A-6C中所示的实施例中，背栅极扩散层7bs在宽度方向上的尺寸T为0.4μm。
图7A、7B为示出通过测量寄生双极晶体管开始起作用的电压(击穿电压)所得的结果和本发明实施例及传统实例的电流驱动能力的曲线图；图7A示出击穿电压和图7B示出电流驱动能力。垂直轴的测量单位在图7A中为伏特(V)，在图7B中为安培(A)。本发明的样品基于图1A-6C中所示出的结构，且传统实例的样品基于图10A-10C中所述的结构。
如图7A、7B所示，采用根据本发明实施例的驱动器晶体管，与传统实例比较，能够使得寄生双极晶体管的击穿电压更高且能够防止电流驱动能力降低。此外，这些测试结果显示与传统实例比较电流驱动能力能够增大。
图7A、7B中显示的结果表明当接触孔15bs为沟槽形并且背栅极扩散层7bs的长度方向是源极7s的宽度方向(即，图1A-1C所示的实施例)时，能够获得更高的击穿电压。特别地，已经发现当背栅极扩散层7bs在长度方向上的尺寸与源极7s的宽度相同时(即，图1A-1C所示的实施例)，能够获得最高的击穿电压。
在图1A-3C所示的实施例中，沟槽形接触孔15bs位于上方并延伸横过多个背栅极扩散层7bs和源极7s。然而，如图4A-6C所示的实施例中所述，可以有多个接触孔15bs形成在源极7s上，每个接触孔15bs延伸横过一个背栅极扩散层7bs和部分源极7s。
在图4A-6C所示的实施例中，多个接触孔15bs形成在每个源极7s上，和每个接触孔15bs延伸横过一个背栅极扩散层7bs和部分源极7s。然而，如图1A-3C所示的实施例中所述，沟槽形接触孔15bs能够位于上方并延伸横过多个背栅极扩散层7bs和源极7s。
在图1A-6C所示的实施例中，背栅极扩散层7bs实质上是矩形；然而，背栅极扩散层7bs可以实质上为方形。
在图1A-6C所示的实施例中，本发明应用于N沟道型MOS晶体管；然而，显而易见的是本发明还能够应用于P沟道型MOS晶体管。
在上述实施例中，使用P型硅衬底；然而，也能够使用N型硅衬底。
图8为设置有恒定电压产生电路的半导体装置的一实施例的电路图，恒定电压产生电路为模拟电路。
提供恒定电压产生电路25从而将电能从直流电源21稳定地供应到负载23。恒定电压产生电路25包括连接直流电源21的输入端(Vbat)27、参考电压产生电路(Vref)29、运算放大器(比较器)31、配置输出驱动器的P沟道型MOS晶体管(下文缩写为“PMOS”)33、分压电阻器R1、R2、和输出端(Vout)35。配置本发明一实施例的驱动器晶体管应用于PMOS 33。在此情况下，驱动器晶体管的源极和衬底电势连接到输入终端27。
下文描述恒定电压产生电路25的运算放大器31的细节。运算放大器31的输出端连接到PMOS 33的栅电极。从参考电压产生电路29施加参考电压Vref到运算放大器31的倒相输入端(-)。由分压电阻器R1、R2分压的输出电压(Vout)所获得的电压施加在运算放大器31的非倒相输入终端(+)。控制由分压电阻器R1、R2分得的电压以等于参考电压Vref。
采用根据本发明的实施例的驱动器晶体管，可以使得寄生双极晶体管的击穿电压更高并且能够防止电流驱动能力降低。因此，能够形成高可靠的恒定电压产生电路25，其具有高电流驱动能力。
根据本发明的实施例，能够形成驱动器晶体管，其中使得驱动器晶体管的寄生双极晶体管开始起作用的电压变高(高击穿电压)而不降低驱动器晶体管的电流驱动能力。
另外，根据本发明的实施例，可以使得驱动器晶体管的击穿电压甚至更高。
另外，根据本发明的实施例，可以形成包括高可靠的恒定电压产生电路的半导体装置，其具有高电流驱动能力。
本发明不限于具体公开的实施例，和在不背离本发明的范围的情况下可以作出改变和扩展。
本申请基于在2006年3月31日提交的日本优先权专利申请No.2006-098393，其全部内容通过引用的方式引入于此。

Claims (5)

1.一种半导体装置，包括：
驱动器晶体管，包括：
在第一导电型的半导体衬底中的第二导电型的源极和漏极，在其间有间距，
栅电极，在预定方向上延伸并经由所述源极和所述漏极之间的栅极绝缘膜设置在所述半导体衬底上，
第一导电型的多个孤立背栅极扩散层，设置在所述源极中从而与所述半导体衬底接触，其中所述背栅极扩散层被分开并在预定方向上排列在所述源极中，和
接触孔，在所述源极和至少一个所述背栅极扩散层上在预定方向上延伸。
2.根据权利要求1的半导体装置，其中所述接触孔为沟槽型和在所述源极上并横过所述背栅极扩散层延伸。
3.根据权利要求1的半导体装置，其中每个所述背栅极扩散层的俯视图形状实质上为矩形，且
每个所述背栅极扩散层的长度方向与所述源极的长度方向正交。
4.根据权利要求3的半导体装置，其中每个所述背栅极扩散层的长度方向尺寸等于所述源极的宽度方向尺寸。
5.一种半导体装置，包括：
恒定电压产生电路，包括：
输出驱动器，配置为控制输入电压的输出，
分压电阻器，配置为分压输出电压并输出所分得的输出电压，
参考电压产生电路，配置为输出参考电压，
比较器，配置为比较由所述分压电阻器接收的所述分得得输出电压和由所述参考电压产生电路接收的所述参考电压并根据比较结果控制所述输出驱动器；其中
所述输出驱动器为根据权利要求1的半导体装置中的驱动器晶体管。
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