CN101330062B - 薄膜晶体管阵列基板的制作方法 - Google Patents

Abstract

本发明提供一种薄膜晶体管阵列基板的制作方法，该方法包括下列步骤：先于基板上分别形成栅极图案与第一接垫图案，并依序形成栅极绝缘层与半导体层覆盖上述二图案。接着，形成图案化光阻层，并调整图案化光阻层在不同区域的光阻区块厚度与适当图案。再经由刻蚀工艺、缩减图案化光阻层工艺，以移除位于第一接垫图案上方的半导体层与栅极绝缘层。之后，移除图案化光阻层，形成源极图案、漏极图案与第一接垫图案电性连接的第二接垫图案。接着，形成图案化保护层于栅极绝缘层上，而图案化保护层具有暴露出源极图案或漏极图案的第二开口与暴露出第二接垫图案的第三开口。

Description

薄膜晶体管阵列基板的制作方法

技术领域

本发明是有关于一种阵列基板的制作方法，且特别是有关于一种薄膜晶体管阵列基板的制作方法。

背景技术

一般而言，薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板(thin filmtransistor array substrate)、彩色滤光阵列基板(color filter substrate)、液晶层(liquid crystal layer)和背光模块所构成。

图1A至图1F为一种已知薄膜晶体管阵列基板的制作流程图，而图中仅绘示一组像素以及接垫为例作说明。如图1A所示，首先提供基板10，并通过第一道掩膜工艺于基板10上形成栅极图案20、第一接垫图案22以及第一电极图案24。接着，在基板10上连续沉积栅极绝缘层30及半导体层(图未示)，以覆盖住栅极图案20、第一接垫图案22以及第一电极图案24。然后，请参照图1B，通过第二道掩膜工艺图案化半导体层，以在对应于栅极图案20的栅极绝缘层30上形成通道层40，并于通道层40上方选择性地形成欧姆接触层42。一般而言，通道层40的材质为非晶硅(amorphous silicon)。之后，请参照图1C，通过第三道掩膜工艺，在通道层40上对应于栅极图案20的两侧形成源极图案50以及漏极图案60，并且在对应于第一电极图案24上方的栅极绝缘层30上形成第二电极图案64。如图1C所示，欧姆接触层42用以降低通道层40与源极图案50之间以及通道层40与漏极图案60之间的接触阻抗。并且栅极图案20、通道层40、源极图案50以及漏极图案60构成薄膜晶体管T，而第一电极图案24、栅极绝缘层30及第二电极图案64构成一种金属层/绝缘层/金属层(Metal-Insulator-Metal，MIM)结构型态的储存电容Cst。

接着，请参照图1D，于基板10上形成图案化保护层70，其中图案化保护层70具有第一开口H1、第二开口H2以及第三开口H3，第一开口H1暴露出部分漏极图案60，而第二开口H2以及第三开口H3分别暴露出对应于第一接垫图案22上方的部分栅极绝缘层30以及部分第二电极图案64。

然后，请参照图1E，经由一刻蚀工艺，移除第二开口H2所暴露的栅极绝缘层30。之后，请参照图1F，通过第五道掩膜工艺于图案化保护层70上形成像素电极80以及第二接垫图案82。由图1F可知，像素电极80会透过第一开口H1与漏极图案60电性连接，并且透过第三开口H3与第二电极图案64电性连接，而第二接垫图案82会透过第二开口H2与第一接垫图案22电性连接。在像素电极80以及第二接垫图案82制作完成之后，便完成了薄膜晶体管阵列基板100的制作。

然而，如图1E所示，以干式刻蚀工艺进行移除第二开口H2所暴露的栅极绝缘层30时，容易使得开口处的栅极绝缘层30产生底切现象(undercut)，如图1F’所示，使得后续工艺的第二接垫图案82在沉积时容易形成断路，进而影响第二接垫图案82与第一接垫图案22之间信号的传递。另一方面，以干式刻蚀工艺移除第二开口H2中的栅极绝缘层30时，刻蚀反应气体容易在第一开口H1形成预期外的副产物(by-product)沉积，影响像素电极80与漏极图案60的接触情形，致使像素电极80与漏极图案60之间产生接触阻抗(contact resistance)过高或无法导通导致信号传递失效等问题。

此外，以干式刻蚀工艺移除第一接垫图案22上方的栅极绝缘层30时，由于电浆所产生的高能粒子会轰击图案化保护层70表面，将使得图案化保护层70的表面粗糙度增加，也会使得图案化保护层70的厚度缩减，此现象尤以有机绝缘材质的图案化保护层70最为严重。如此一来，过于粗糙且厚度不均的图案化保护层70会影响光线通过的表现，使得显示画面产生显示不均(mura)的现象，影响薄膜晶体管液晶显示器的显示品质。

为了要解决保护层表面过于粗糙进而影响显示品质的问题，一种已知的解决方式是在刻蚀第二开口H2所暴露的栅极绝缘层30之后，再额外进行一道类似去光阻(stripping)工艺的改质步骤(treatment step)，用以改善保护层70的平坦度。然而，增加上述改质步骤会相对拉长薄膜晶体管阵列基板的制作时程，造成产量减少，而导致制造成本增加。

图2A至图2D绘示为另一种已知薄膜晶体管阵列基板的制作流程的部分步骤，薄膜晶体管阵列基板200具有由第一电极图案24、栅极绝缘层30以及像素电极80所构成一种金属层/绝缘层/铟锡氧化层(Metal-Insulator-ITO，MII)结构型态的储存电容Cst。薄膜晶体管阵列基板200的前段制作流程与上述图1A至图1C类似，而其后段的制作流程如图2A至图2D所绘示。如图2A所示，在图案化保护层70的步骤中，通过半调式掩膜(half-tone mask)工艺除了形成第一开口H1以及第二开口H2以外，在第一电极图案24上方形成厚度不同的第一区块70A及第二区块70B。接着，如图2B所示，移除第二开口H2中的栅极绝缘层30后。之后，如图2C所示，进行一灰化工艺(ashing)以移除厚度较小的第一区块70A，并暴露出部分栅极绝缘层30。之后，图案化保护层70与部分栅极绝缘层30在灰化工艺后会进行一道表面处理工艺，而此表面处理工艺通常是利用例如光阻剥离液的化学剂来进行。接着，如图2D所示，形成像素电极80以及第二接垫图案82。因此，薄膜晶体管阵列基板中的第一电极图案24、栅极绝缘层30以及像素电极80构成MII型态的储存电容Cst。

承上述，在上述具有MII型态的储存电容的薄膜晶体管阵列基板制作方式中，由于需利用一道半调式掩膜工艺来进行制作，而伴随着半调式掩膜工艺必须搭配灰化工艺，以移除保护层中厚度较小的第一区块70A，因此，同样会拉长薄膜晶体管阵列基板的制作时程，致使制造成本增加。

发明内容

本发明提供一种薄膜晶体管制作方法，其可改善保护层表面粗糙、均匀度不佳或工艺中产生副产物等问题。

本发明提出一种薄膜晶体管阵列基板的制作方法，其包括下列步骤。首先，提供具有阵列排列的多个像素区以及周边线路区的基板。接着，分别形成栅极图案于每一像素区内的基板上，并且形成多个第一接垫图案于周边线路区内的基板上。之后，依序形成栅极绝缘层以及半导体层于基板上，以覆盖栅极图案以及第一接垫图案。接着，形成图案化光阻层于半导体层上，其中图案化光阻层包括第一光阻区块以及第二光阻区块，第一光阻区块位于栅极图案上方，第二光阻区块对应于栅极图案以外的区域并具有多个第一开口，第一开口位于第一接垫图案上方，且第一光阻区块的厚度大于第二光阻区块的厚度。继之，通过图案化光阻层作为罩幕来进行刻蚀工艺，以移除第一开口所对应的半导体层以及部分的栅极绝缘层。之后，缩减图案化光阻层的厚度直到第二光阻区块被移除。接着，通过剩余的图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的半导体层以及对应于第一开口的栅极绝缘层。之后，移除剩余的图案化光阻层。接着，分别形成源极图案以及漏极图案于每一像素区内的半导体层上，其中源极图案以及漏极图案分别位于栅极图案的相对两侧，并且在周边线路区内形成多个第二接垫图案，第二接垫图案分别经由第一开口电性连接至所对应的第一接垫图案。之后，形成图案化保护层于栅极绝缘层上，以覆盖源极图案、漏极图案以及第二接垫图案，图案化保护层在每一像素区内具有第二开口，暴露出所对应的源极图案或漏极图案，且图案化保护层在周边线路区内具有多个第三开口，分别暴露出第二接垫图案。

在本发明的一实施例中，在形成栅极绝缘层以及半导体层于基板上之前，更包括分别形成电极图案于每一像素区内的基板上。此时，每一像素电极所电性连接的源极图案或漏极图案可以延伸至所对应的电极图案上方，而每一像素区内的第二开口位于所对应的电极图案上方。此外，图案化保护层在每一像素区内还可以具有第四开口，暴露出所对应的电极图案上方的栅极绝缘层，而每一像素电极更经由所对应的第四开口连接至第四开口所暴露的栅极绝缘层。

在本发明的一实施例中，上述的薄膜晶体管阵列基板的制作方法更包括分别形成像素电极于每一像素区内的图案化保护层上，并且形成多个第三接垫图案于周边线路区内的图案化保护层上。每一像素电极经由所对应的第二开口电性连接至第二开口所暴露的源极图案或漏极图案，而第三接垫图案分别经由第三开口电性连接至所对应的第二接垫图案。

本发明另提出一种薄膜晶体管阵列基板的制作方法，包括下列步骤。首先，提供一具有阵列排列的多个像素区以及位于像素区外围的周边线路区的基板。接着，分别形成栅极图案于每一像素区内的基板上，并且形成多个第一接垫图案于周边线路区内的基板上。之后，依序形成栅极绝缘层、半导体层以及金属层于基板上，以覆盖栅极图案以及第一接垫图案。接着，形成图案化光阻层于金属层上，其中图案化光阻层包括第一光阻区块、第二光阻区块以及第三光阻区块，第一光阻区块以及第二光阻区块位于栅极图案上方，每一像素区内的第一光阻区块位于所对应的第二光阻区块的相对两侧，第三光阻区块对应于栅极图案以外的区域并具有多个第一开口，第一开口位于第一接垫图案上方，且第一光阻区块的厚度大于第二光阻区块的厚度，而第二光阻区块的厚度大于第三光阻区块的厚度。之后，通过图案化光阻层作为罩幕来进行刻蚀工艺，以移除第一开口所对应的金属层、半导体层以及部分的栅极绝缘层。接着，缩减图案化光阻层的厚度直到第三光阻区块被移除。

在上述第三光阻区块被移除之后，再通过剩余的图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的金属层以及半导体层。接着，缩减图案化光阻层的厚度直到第二光阻区块被移除。继之，通过剩余的图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的金属层、部份的半导体层以及对应于第一开口的栅极绝缘层，而分别形成源极图案以及漏极图案于每一像素区内的栅极图案的相对两侧。之后，移除剩余的图案化光阻层。接着，形成图案化保护层于栅极绝缘层上，以覆盖源极图案以及漏极图案，图案化保护层在每一像素区内具有第二开口，暴露出所对应的源极图案或漏极图案，且图案化保护层在周边线路区内具有多个第三开口，分别暴露出第一接垫图案。之后，分别形成像素电极于每一像素区内的图案化保护层上，并且形成多个第二接垫图案于周边线路区内的图案化保护层上，其中每一像素电极经由所对应的第二开口电性连接至第二开口所暴露的源极图案或漏极图案，而第二接垫图案分别经由第三开口电性连接至所对应的第一接垫图案。

在本发明的一实施例中，在形成栅极绝缘层以及半导体层于基板上之前，更包括分别形成一第一电极图案于每一像素区内的基板上。此时，图案化保护层在每一像素区内还可以更具有第四开口，暴露出第一电极图案上方的栅极绝缘层，而每一像素电极更经由所对应的第四开口连接至第四开口所暴露的栅极绝缘层。此外，上述的图案化光阻层更可以选择性地形成第四光阻区块，其位于第一电极图案的上方，且第四光阻区块的厚度以及第一光阻区块的厚度实质上相等。另外，薄膜晶体管阵列基板的制作方法更可以包括通过第四光阻区块作为罩幕来刻蚀金属层以及半导体层，以在第一电极图案的上方形成第二电极图案，其中图案化保护层在每一像素区内更具有第四开口，暴露出所对应的第二电极图案，而每一像素电极更经由所对应的第四开口连接至第四开口所暴露的第二电极图案。

在本发明的一实施例中，上述的图案化保护层的材质为有机绝缘材质。

在本发明的一实施例中，上述形成图案化光阻层于半导体层上的方法包括下列步骤。首先，形成光阻材料层于半导体层上。接着，通过半调式或灰调式掩膜来图案化光阻材料层，以同时形成第一光阻区块、第二光阻区块以及第一开口。

在本发明的一实施例中，上述的缩减图案化光阻层的厚度的方法包括进行一灰化工艺。

在本发明的一实施例中，上述的半导体层包括通道层以及位于通道层上的欧姆接触层。在一实施例中，在形成源极图案以及漏极图案时，更移除源极图案以及漏极图案所暴露的欧姆接触层以及部分的通道层。本发明于半导体层以及金属层的图案化工艺中，将覆盖在第一接垫图案上方的栅极绝缘层同时移除。

本发明的薄膜晶体管阵列基板的制作方是在进行半导体层的图案化步骤中便开始进行栅极绝缘层的移除步骤，可以免除保护层的刻蚀工艺，有效解决已知保护层表面粗糙、均匀度不佳、产生底切现象或产生副产物造成接触不良等的问题，使得显示品质更佳。本发明的薄膜晶体管阵列基板的制作方法省略了已知在刻蚀工艺之后的改质步骤或者制作MII型态储存电容时的灰化工艺，有助于简化生产流程，降低工艺复杂度与工艺成本，进而提升工艺良率。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A至图1F为已知一种薄膜晶体管阵列基板的制作流程图。

图1F’为已知一种第二接垫图案形成断路的薄膜晶体管阵列基板示意图。

图2A至图2D绘示为已知另一种薄膜晶体管阵列基板的制作流程的部分步骤

图3A至图3H为本发明第一实施例的薄膜晶体管阵列基板的制作流程示意图。

图4A至图4H进一步绘示本发明的第二实施例的另一种薄膜晶体管阵列基板的制作流程示意图。

图5A至图5H为本发明第三实施例的薄膜晶体管阵列基板的制作流程示意图。

图6A至图6H进一步绘示本发明的第四实施例的另一种薄膜晶体管阵列基板的制作流程示意图。

附图标号：

10、310：基板

20、320：栅极图案

22、322：第一接垫图案

24、324’：第一电极图案

30、330：栅极绝缘层

40、342：通道层

42、344：欧姆接触层

50、360S：源极图案

60、360D：漏极图案

64、364：第二电极图案

70、370：图案化保护层

70A：第一区块

70B：第二区块

80：像素电极

82、362：第二接垫图案

100、200、300、400、500、600：薄膜晶体管阵列基板

310A：像素区

310B：周边线路区

324：电极图案

340：半导体层

350：图案化光阻层

350A：第一光阻区块

350B：第二光阻区块

350C：第三光阻区块

350D：第四光阻区块

360：金属层

380：像素电极

382：第三接垫图案

H1：第一开口

H2：第二开口

H3：第三开口

H4：第四开口

M：掩膜

M1：非透光区

M3：透光区

M2：半透光区

M2A：第一半透光区

M2B：第二半透光区

T：薄膜晶体管

Cst：储存电容

具体实施方式

由于已知薄膜晶体管阵列基板工艺在形成保护层之后，必须进行刻蚀工艺以移除接垫上方的栅极绝缘层，而进行保护层的刻蚀工艺会破坏保护层表面以及产生不必要的副产物或其他问题，因此本发明提出在形成保护层之后，无须刻蚀保护层的制作方法，如此一来，可以有效避免已知刻蚀保护层所引起的种种问题。

本发明所提出的技术可以有效克服保护层受后续栅极绝缘层的刻蚀工艺的影响，使得薄膜晶体管阵列基板具有较佳的特性与生产良率，更进一步让应用此薄膜晶体管阵列基板的薄膜晶体管液晶显示器具有较优质的画面显示品质。以下详细列举数个薄膜晶体管阵列基板的制作方法来说明本发明的技术内容。

第一实施例

图3A到图3H为本发明第一实施例的薄膜晶体管阵列基板的制作流程示意图。请参照图3A，首先提供一具有阵列排列的多个像素区310A以及周边线路区310B的基板310，为方便说明于图中仅绘示一个像素区310A作代表说明。基板310的材质例如是玻璃、石英或塑胶等透光的基板。接着，于每一像素区310A内的基板310上分别形成栅极图案320，并且于周边线路区310B内的基板310上形成多个第一接垫图案322，而形成栅极图案320以及第一接垫图案322的方法例如可先形成第一金属层(未绘示)于基板310上，之后再将第一金属层(未绘示)图案化，以形成栅极图案320以及第一接垫图案322。此外，第一金属层例如是通过溅镀(sputtering)、蒸镀(evaporation)或是其他薄膜沉积技术所形成，而第一金属层的图案化例如是通过微影刻蚀工艺来进行。在本实施例中，于形成栅极图案320以及第一接垫图案322的同时，选择性地于每一像素区310A内的基板310上形成电极图案324。

之后，如图3B所示，依序形成栅极绝缘层330以及半导体层340于基板310上，以覆盖栅极图案320、第一接垫图案322以及电极图案324，其中栅极绝缘层330的材质例如是氧化硅、氮化硅、氮氧化硅或其迭层等介电材料，而形成栅极绝缘层330的方法例如是通过化学气相沉积法(chemical vapordeposition，CVD)或其他合适的薄膜沉积技术。此外，在本实施例中，半导体层340包括通道层342以及位于通道层342上的欧姆接触层344，而通道层342以及欧姆接触层344的材质例如分别是非晶硅以及N型重掺杂的非晶硅，且其形成方法例如是化学气相沉积法。

接着，请继续参照图3B，于半导体层340上形成图案化光阻层350，其中图案化光阻层350主要是由第一光阻区块350A以及第二光阻区块350B所构成，其中第一光阻区块350A设置在对应于栅极图案320的上方，第二光阻区块350B设置在对应于栅极图案320以外的区域并具有多个位在对应于第一接垫图案322上方的第一开口H1，且第一光阻区块350A的厚度大于第二光阻区块350B的厚度。形成上述图案化光阻层350的方法例如先以旋转涂布法、喷嘴/旋转涂布法(slit/spin coating)或非旋转涂布法(spin-less coating)将材料层涂布于半导体层340上。此材料层通常具有感光特性，并经由使用具有不同光穿透率区域的半调式掩膜M或灰调式掩膜M进行曝光后，再进行显影、硬烤等程序，以同时形成第一光阻区块350A、第二光阻区块350B以及第一开口H1。更详细地说，上述的半调式掩膜M例如包括对应第一开口H1且穿透率100％的透光区M3、对应第一光阻区块350A且穿透率0％的非透光区M1以及对应第二光阻区块350B且穿透率20％～50％的半透光区M2。当然，用以形成上述图案化光阻层350的掩膜M中，其透光区M3、半透光区M2以及非透光区M1的穿透率数值仅用以代表各区之间的相对透光率，本发明并不限定掩膜M中各区的透光率的绝对数值。

继之，如图3C所示，以图案化光阻层350作为罩幕来进行刻蚀工艺，以移除第一开口H1所对应的半导体层340以及部分的栅极绝缘层330，其中刻蚀工艺例如是以干式刻蚀工艺为例。接着，如图3D所示，缩减图案化光阻层350的厚度直到第二光阻区块350B被移除，其中缩减图案化光阻层350的厚度的方法例如是利用氧电浆进行灰化工艺。然后，通过剩余的图案化光阻层350如图中的第一光阻区块350A作为罩幕来进行刻蚀工艺，以移除被暴露的半导体层340以及对应于第一开口H1的栅极绝缘层330，之后，再移除剩余的图案化光阻层350，如图3E所示。

值得注意的是，不同于现有技术，本发明在上述图案化半导体层340的工艺中，先将覆盖在第一接垫图案322上方的栅极绝缘层330同时移除。如此一来，可以省去在保护层370(绘示于图3G)形成后的栅极绝缘层330刻蚀工艺，避免后续刻蚀工艺对于保护层370的破坏。

接着，如图3F所示，分别形成源极图案360S以及漏极图案360D于每一像素区310A内的半导体层340上，其中源极图案360S以及漏极图案360D分别位于栅极图案320的相对两侧，而栅极图案320、通道层342、源极图案360S以及漏极图案360D构成薄膜晶体管T。同时，在周边线路区310B内形成多个第二接垫图案362，第二接垫图案362分别经由第一开口H1电性连接至所对应的第一接垫图案322。在本实施例中，欧姆接触层344用以降低源极图案360S与通道层342之间以及漏极图案360D与通道层342之间的接触阻抗，为了避免位于通道层342上方的欧姆接触层344造成源极图案360S与漏极图案360D之间形成短路，影响薄膜晶体管T的元件开关特性，因此在形成源极图案360S以及漏极图案360D时，更移除源极图案360S以及漏极图案360D所暴露的欧姆接触层344。

此外，请继续参照图3F，在本实施例中，漏极图案360D延伸至所对应的电极图案324上方，使得电极图案324、栅极绝缘层330以及部分漏极图案360D构成金属层/绝缘层/金属层(Metal-Insulator-Metal，MIM)结构型态的储存电容。当然，延伸至电极图案324上方的图案也可以是源极图案360S，本发明并不以此为限。

之后，如图3G所示，于栅极绝缘层330上形成图案化保护层370，以覆盖源极图案360S、漏极图案360D以及第二接垫图案362。图案化保护层370在每一像素区310A内具有第二开口H2，暴露出所对应的漏极图案360D。当然在其他种类的薄膜晶体管T中，第二开口H2也可以暴露出源极图案360S。在本实施例中，第二开口H2会位于所对应的电极图案324上方。图案化保护层370在周边线路区310B内具有多个分别暴露出第二接垫图案362的第三开口H3。图案化保护层370的材质可以是如压克力树脂的有机绝缘材质，此有机绝缘材质通常具有感光性质，且图案化保护层370的形成方法通常是先通过旋转涂布法进行涂布后，再经过软烤、曝光、显影、硬烤等步骤。

值得注意的是，本发明的图案化保护层370中的第二开口H2以及第三开口H3仅使用微影工艺，并且，第三开口H3直接暴露出第二接垫图案362，因此不需再对栅极绝缘层330进行刻蚀，可以使得图案化保护层370免于刻蚀工艺的破坏，进而避免保护层370产生表面粗糙、均匀度不佳、抑或是产生底切现象或产生预期外副产物的问题，进而提升薄膜晶体管T的生产良率以及缩短制造流程，并且降低成本。另一方面，也可以使得应用此薄膜晶体管阵列基板的薄膜晶体管液晶显示器具有较佳的显示品质。

之后，如图3H所示，于每一像素区310A内的图案化保护层370上分别形成像素电极380，并且形成多个第三接垫图案382于周边线路区310B内的图案化保护层370上，其中每一像素电极380经由所对应的第二开口H2电性连接至第二开口H2所暴露的漏极图案360D，而第三接垫图案382分别经由第三开口H3电性连接至所对应的第二接垫图案362。上述形成像素电极380以及第三接垫图案382的方法例如先形成电极材料层(未绘示)于图案化保护层370、漏极图案360D与第二接垫图案362上，再图案化电极材料层(未绘示)，其中形成电极材料层的方法例如是通过溅镀形成铟锡氧化物层或铟锌氧化物层。当然，在其他种类的薄膜晶体管中，每一像素电极380也可以是电性连接至所对应的源极图案360S，本发明不以此为限。如此，大致完成薄膜晶体管阵列基板300的制作。

承接上述实施例，实务上设计者可因应不同的产品需求或线路布局考量，将金属层/绝缘层/金属层(MIM)结构型态的储存电容置换成金属层/绝缘层/铟锡氧化层(MII)结构型态的储存电容，以增加设计余裕度(design margin)，进一步使得此薄膜晶体管阵列基板的应用更为广泛。下文举一种具有MII结构型态的储存电容的薄膜晶体管阵列基板的制作流程为例作说明。

第二实施例

图4A与图4H进一步绘示本发明的第二实施例的另一种薄膜晶体管阵列基板的制作流程。为简化说明，本实施例不再对所述这些与图3A～3H所示的制作流程类似的部份加以说明。如图4F所示，与第一实施例相较，本实施例的漏极图案360D或源极图案360S不会延伸至电极图案324上方。接着，如图4G所示，图案化保护层370在每一像素区310A内更具有第四开口H4，以暴露出所对应的电极图案324上方的栅极绝缘层330。之后，如图4H所示，在形成像素电极380以及第三接垫图案382之后，每一像素电极380更经由所对应的第四开口H4连接至第四开口H4所暴露的栅极绝缘层330，使得电极图案324、栅极绝缘层330以及像素电极380构成金属层/绝缘层/铟锡氧化层的MII结构型态的储存电容。

前述实施例是以五道掩膜工艺为例来进行薄膜晶体管阵列基板的制作，值得一提的是，本发明的薄膜晶体管阵列基板的制作更可利用四道掩膜工艺完成，下文列举几种仅以四道掩膜工艺来进行制作的薄膜晶体管阵列基板制作流程为例作说明。

第三实施例

图5A到图5H为本发明第三实施例的薄膜晶体管阵列基板的制作流程示意图。图5A与图3A的所示的制作流程类似，惟本实施例的第一电极图案324相当于第一实施例中的电极图案324。如图5B所示，与第一实施例相较，本实施例在形成栅极绝缘层330、半导体层340之后，将金属层360一并形成于基板310上，金属层360覆盖每一像素区310A及周边线路区310B，包含覆盖栅极图案320以及第一接垫图案322，其中半导体层340包括通道层342以及位于通道层342上的欧姆接触层344。

接着，请继续参照图5B，于金属层360上形成图案化光阻层350，其中图案化光阻层350主要是由第一光阻区块350A、第二光阻区块350B以及第三光阻区块350C所构成，其中第一光阻区块350A以及第二光阻区块350B位在对应于栅极图案320上方，且每一像素区310A内的第一光阻区块350A位于所对应的第二光阻区块350B的相对两侧。第三光阻区块350C对应于栅极图案320以外的区域并具有多个位于第一接垫图案322上方的第一开口H1，且第一光阻区块350A的厚度大于第二光阻区块350B的厚度，而第二光阻区块350B的厚度大于第三光阻区块350C的厚度。在本实施例中，形成上述图案化光阻层350的方法与前述类似，惟本实施例中的半调式掩膜M或灰调式掩膜M包括对应第一开口H1且穿透率100％的透光区M3、对应第一光阻区块350A且穿透率0％的非透光区M1、对应第二光阻区块350B且穿透率20～60％的第一半透光区M2A以及对应第三光阻区块350C且穿透率40％～80％的第二半透光区M2B。当然，用以形成上述图案化光阻层350的掩膜M中，其透光区M3、第一半透光区M2A、第二半透光区M2B以及非透光区M1的穿透率数值仅用以代表各区之间的相对穿透率，本发明并不限定掩膜M中各区的透光率的绝对数值。

继之，如图5C所示，通过图案化光阻层350作为罩幕来进行刻蚀工艺，以移除第一开口H1所对应的金属层360、半导体层340以及部分的栅极绝缘层330，其中刻蚀工艺可以是干式刻蚀工艺、湿式刻蚀工艺或二者搭配使用。接着，如图5D所示，缩减图案化光阻层350的厚度直到第三光阻区块350C被移除，其中缩减图案化光阻层350的厚度的方法例如是利用氧电浆进行灰化工艺。接着，通过剩余的图案化光阻层350，例如是第一光阻区块350A以及第二光阻区块350B作为罩幕来进行刻蚀工艺，以移除被暴露的金属层360以及半导体层340。接着，如图5E所示，缩减图案化光阻层350的厚度直到第二光阻区块350B被移除。

之后，如图5F所示，通过剩余的图案化光阻层350，例如是第一光阻区块350A作为罩幕来进行刻蚀工艺，以移除被暴露的金属层360、部份的半导体层340以及对应于第一开口H1的栅极绝缘层330，而于每一像素区310A内的栅极图案320的相对两侧分别形成源极图案360S以及漏极图案360D。详细来说，在本实施例中，在形成源极图案360S以及漏极图案360D时，更移除源极图案360S以及漏极图案360D所暴露的欧姆接触层344以及部分的通道层342，使得欧姆接触层344可以降低源极图案360S与通道层342之间以及漏极图案360D与通道层342之间的接触阻抗，并且可以确保薄膜晶体管T的元件开关特性。接着，再将剩余的图案化光阻层350移除。

接着，如图5G所示，于栅极绝缘层330上形成图案化保护层370，保护层370覆盖每一像素区310A及周边线路区310B，包含覆盖源极图案360S以及漏极图案360D，图案化保护层370在每一像素区310A内具有第二开口H2，暴露出所对应的源极图案360S或漏极图案360D，且图案化保护层370在周边线路区310B内具有多个第三开口H3，分别暴露出第一接垫图案322。在本实施例中，图案化保护层370在每一像素区310A内更具有暴露出对应于第一电极图案324上方的栅极绝缘层330的第四开口H4，其中图案化保护层370的材质与形成方法例如与第一实施例类似，不再赘述。

值得注意的是，不同于现有技术，本发明于半导体层340以及金属层360的图案化工艺中，将覆盖在对应于第一接垫图案322上方的栅极绝缘层330同时移除，而非等到保护层370形成后才对栅极绝缘层330进行刻蚀工艺。此外，在图案化保护层370的工艺中，第二开口H2以及第三开口H3或第四开口H4仅使用微影工艺，其中第三开口H3直接暴露出第一接垫图案322，因此在第三开口H3形成后勿需再使用刻蚀工艺移除第三开口H3中的栅极绝缘层330，因此可以避免后续刻蚀工艺对于保护层370可能造成的破坏。另一方面，在本实施例中，通道层342、源极图案360S以及漏极图案360D可以整合于同一掩膜工艺中进行制作，相较于第一实施例，可以进一步省略一道掩膜工艺。因此本发明的薄膜晶体管阵列基板可以使得图案化保护层370免于刻蚀工艺的破坏，进而避免已知之保护层370表面粗糙、均匀度不佳、抑或是产生底切现象或产生预期外副产物的问题，提升薄膜晶体管T的生产良率以及缩短制造流程，降低成本。

之后，如图5H所示，于每一像素区310A内的图案化保护层370上分别形成像素电极380，并且形成多个第二接垫图案362于周边线路区310B内的图案化保护层370上，其中每一像素电极380经由所对应的第二开口H2电性连接至第二开口H2所暴露的源极图案360S或漏极图案360D。第二接垫图案362分别经由第三开口H3电性连接至所对应的第一接垫图案322，此外，每一像素电极380更经由所对应的第四开口H4连接至第四开口H4所暴露的栅极绝缘层330。上述像素电极380与第二接垫图案362的材质以及形成方法与第一实施例类似，不再累述。

请继续参照图5H，更详细地说，第二接垫图案362分别经由第三开口H3电性连接至所对应的第一接垫图案322，使得薄膜晶体管阵列基板的外接电路的信号可以通过第二接垫图案362而顺利地传递至第一接垫图案322，或者第一接垫图案322也可以将接收来自薄膜晶体管阵列基板内的信号通过第二接垫图案362而顺利地传递至外界。由于本发明于图案化保护层370形成后不需刻蚀工艺，因此可以有效避免第二接垫图案362在第三开口H3中因底切现象或副产物阻隔而与第一接垫图案322接触不良的问题。另外，像素电极380经由第四开口H4连接至栅极绝缘层330，可以使得第一电极图案324、栅极绝缘层330以及像素电极380构成一种金属层/绝缘层/铟锡氧化层的MII结构型态的储存电容。当然，本发明并不以此为限。在实务上，设计者可因应不同的产品需求或线路布局考量，将金属层/绝缘层/铟锡氧化层MII结构型态的储存电容置换成金属层/绝缘层/金属层MIM结构型态的储存电容，以下再举一种利用四道掩膜工艺进行制作的具有MIM结构型态储存电容的薄膜晶体管阵列基板的制作流程加以说明。

第四实施例

图6A至图6H进一步绘示本发明的第四实施例的另一种薄膜晶体管阵列基板的制作流程示意图。为简化说明，本实施例不再对所述这些与图5A至图5H所示的制作流程类似的部份加以说明。如图6B所示，与第三实施例相较，本实施例的图案化光阻层350更包括位在对应于第一电极图案324上方的第四光阻区块350D，且第四光阻区块350D的厚度以及第一光阻区块350A的厚度实质上相等。接着，如图6C～图6F所示，通过第四光阻区块350D作为罩幕来刻蚀金属层360以及半导体层340，以及在第一电极图案324的上方形成第二电极图案364，如图6E所示。此处的第二电极图案364例如是由通道层324、欧姆接触层344以及金属层360所构成。

然后，如图6G所示，本实施例所形成的保护层370在每一像素区310A内更具有第四开口H4，以暴露出所对应的第二电极图案364。之后，如图6H所示，在形成像素电极380以及第二接垫图案362之后，每一像素电极380更经由所对应的第四开口H4连接至第四开口H4所暴露的第二电极图案364，因而使得第一电极图案324、栅极绝缘层330以及第二电极图案364构成金属层/绝缘层/金属层的MIM结构型态的储存电容。

综上所述，本发明主要将接垫图案上方的栅极绝缘层的移除步骤提前至半导体的图案化步骤中，使得本发明于图案化保护层形成之后，不需进行栅极绝缘层的刻蚀工艺，可以有效避免已知图案化保护层容易发生的表面粗糙、均匀度不佳、底切现象或产生副产物等问题，因而可以省略改质步骤或者已知在制作MII结构型态储存电容时的灰化工艺步骤。在本发明的部分实施例中，薄膜晶体管阵列基板的制作流程可以简化至四道掩膜工艺，因此本发明可以使得简化生产流程以及有效降低成本。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当权利要求所界定的为准。

Claims (21)

1.一种薄膜晶体管阵列基板的制作方法，其特征在于，所述方法包括：

提供一基板，所述基板上具有一像素区以及位于所述像素区外围的一周边线路区；

于所述像素区内的所述基板上分别形成一栅极图案，并且形成一第一接垫图案于所述周边线路区内的所述基板上；

于所述基板上依序形成一栅极绝缘层以及一半导体层，以覆盖所述栅极图案以及所述第一接垫图案；

于所述半导体层上形成一图案化光阻层，其中所述图案化光阻层包括一第一光阻区块以及一第二光阻区块，所述第一光阻区块位于所述栅极图案上方，所述第二光阻区块对应于所述这些栅极图案以外的区域并具有一第一开口，所述第一开口位于所述第一接垫图案上方，且所述第一光阻区块的厚度大于所述第二光阻区块的厚度；

通过所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除所述第一开口所对应的所述半导体层以及部分的所述栅极绝缘层；

去除部分所述图案化光阻层的厚度直到所述第二光阻区块被移除；

通过剩余的所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的所述半导体层以及对应于所述第一开口的所述栅极绝缘层；

移除剩余的所述图案化光阻层；

于所述像素区内的所述半导体层上分别形成一源极图案以及一漏极图案，其中所述源极图案以及所述漏极图案分别位于所述栅极图案的相对两侧，并且在所述周边线路区内形成一第二接垫图案，所述这些第二接垫图案分别经由所述这些第一开口电性连接至所对应的所述第一接垫图案；以及

于所述栅极绝缘层上形成一图案化保护层，以覆盖所述源极图案、所述漏极图案以及部分所述第二接垫图案，所述图案化保护层在所述像素区内具有一第二开口，暴露出所对应的所述源极图案或所述漏极图案，且所述图案化保护层在所述周边线路区内具有一第三开口，分别暴露出所述这些第二接垫图案。

2.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述方法另包括：

于所述像素区内的所述图案化保护层上分别形成一像素电极，并且于所述周边线路区内的所述图案化保护层上形成一第三接垫图案，其中部分所述像素电极经由所对应的所述第二开口电性连接至所述第二开口所暴露的所述源极图案或所述漏极图案，而所述第三接垫图案经由所述第三开口电性连接至所对应的所述第二接垫图案；

在形成所述栅极绝缘层以及所述半导体层于所述基板上之前，于所述像素区内的所述基板上分别形成一第一电极图案。

3.如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述方法更包括于所述图案化保护层在所述像素区内形成一第四开口，暴露出所述第一电极图案上方的所述栅极绝缘层，而所述像素电极更经由所对应的所述第四开口连接至所述第四开口所暴露的所述栅极绝缘层。

4.如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述像素电极电性连接的所述源极图案或所述漏极图案延伸至所对应的所述电极图案上方。

5.如权利要求4所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述像素区内的所述第二开口位于所对应的所述电极图案上方。

6.如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述图案化保护层在所述像素区内另具有一第四开口，暴露出所对应的所述电极图案上方的所述栅极绝缘层，而所述像素电极是经由所对应的所述第四开口连接至所述第四开口所暴露的所述栅极绝缘层。

7.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述图案化保护层的材质为有机绝缘材质。

8.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，于所述半导体层上形成所述图案化光阻层的步骤包括：

于所述半导体层上形成一光阻材料层；以及

通过一半调式或灰调式掩膜来图案化所述光阻材料层，以同时形成所述第一光阻区块、所述第二光阻区块以及所述第一开口。

9.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，去除所述图案化光阻层的厚度的步骤包括进行一灰化工艺。

10.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述半导体层包括一通道层以及位于所述通道层上的一欧姆接触层。

11.如权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成所述源极图案以及所述漏极图案的步骤包括移除所述源极图案以及所述漏极图案所暴露的所述欧姆接触层以及部分的所述通道层。

12.一种薄膜晶体管阵列基板的制作方法，其特征在于，所述方法包括：

提供一基板，所述基板上具有一像素区以及位于所述像素区外围的一周边线路区；

于所述像素区内的所述基板上分别形成一栅极图案，并且形成一第一接垫图案于所述周边线路区内的所述基板上；

于所述基板上依序形成一栅极绝缘层、一半导体层以及一金属层，以覆盖所述栅极图案以及所述第一接垫图案；

于所述金属层上形成一图案化光阻层，其中所述图案化光阻层包括一第一光阻区块、一第二光阻区块以及一第三光阻区块，所述第一光阻区块以及所述第二光阻区块位于所述栅极图案上方，所述像素区内的所述第一光阻区块位于所对应的所述第二光阻区块的相对两侧，所述第三光阻区块对应于所述栅极图案以外的区域并具有一第一开口，所述第一开口位于所述第一接垫图案上方，且所述第一光阻区块的厚度大于所述第二光阻区块的厚度，而所述第二光阻区块的厚度大于所述第三光阻区块的厚度；

通过所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除所述这些第一开口所对应的所述金属层、所述半导体层以及部分的所述栅极绝缘层；

去除部分所述图案化光阻层的厚度直到所述第三光阻区块被移除；

通过剩余的所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的所述金属层以及所述半导体层；

去除部分所述图案化光阻层的厚度直到所述第二光阻区块被移除；

通过剩余的所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的所述金属层、部份的所述半导体层以及对应于所述第一开口的所述栅极绝缘层，而分别形成一源极图案以及一漏极图案于一像素区内的所述栅极图案的相对两侧；

移除剩余的所述图案化光阻层；以及

于所述栅极绝缘层上形成一图案化保护层，以覆盖所述源极图案以及所述漏极图案，所述图案化保护层在所述像素区内具有一第二开口，暴露出所对应的所述源极图案或所述漏极图案，且所述图案化保护层在所述周边线路区内具有一个第三开口，分别暴露出所述第一接垫图案。

13.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述方法另包括：在形成所述栅极绝缘层以及所述半导体层于所述基板上之前，于所述像素区内的所述基板上分别形成一第一电极图案。

14.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述图案化保护层的材质为有机绝缘材质。

15.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，缩减所述图案化光阻层的厚度的步骤包括进行一灰化工艺。

16.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述半导体层包括一通道层以及位于所述通道层上的一欧姆接触层。

17.如权利要求16所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成所述源极图案以及所述漏极图案的步骤包括移除所述源极图案以及所述漏极图案所暴露的所述欧姆接触层以及部分的所述通道层。

18.如权利要求13所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述方法另包括于所述像素区内的所述图案化保护层上形成一像素电极，其中部分所述像素电极经由所对应的所述第二开口电性连接至所述第二开口所暴露的所述源极图案或所述漏极图案，且所述图案化保护层在所述像素区内更具有一第四开口，暴露出所述第一电极图案上方的所述栅极绝缘层，而部分所述像素电极是经由所对应的所述第四开口连接至所述第四开口所暴露的所述栅极绝缘层。

19.如权利要求13所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述图案化光阻层包括一第四光阻区块，其位于所述这些第一电极图案的上方，且所述第四光阻区块的厚度以及所述第一光阻区块的厚度实质上相等。

20.如权利要求19所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述方法还另包括通过所述第四光阻区块作为罩幕来刻蚀所述金属层以及所述半导体层，以在所述第一电极图案的上方形成一第二电极图案。

21.如权利要求20所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述图案化保护层在所述像素区内另具有一第四开口，暴露出所对应的所述第二电极图案，而所述像素电极更经由所对应的所述第四开口连接至所述第四开口所暴露的所述第二电极图案。

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