CN101320966B - 延迟电路 - Google Patents
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- 230000004044 response Effects 0.000 claims abstract description 6
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 24
- 230000003111 delayed effect Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 description 33
- 239000008186 active pharmaceutical agent Substances 0.000 description 21
- 230000007423 decrease Effects 0.000 description 16
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 6
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 6
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 6
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
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Abstract
一种产生并输出从输入信号延迟的延迟信号的延迟电路，该延迟电路包括：基准脉冲产生电路，响应于输入信号的输入产生基准脉冲序列，该基准脉冲产生电路具有包含用以确定基准脉冲之间的时间间隔的延迟部分的反馈电路；计数器，基于基准时钟输出计数信号，该计数器接收由基准脉冲产生电路产生的基准脉冲序列作为基准时钟；以及延迟信号输出电路，基于输入信号和计数信号产生并输出延迟信号。
Description
技术领域
本发明涉及一种延迟电路，具体地讲，一种防止电流流过驱动电路的延迟电路。
背景技术
用于驱动例如电动机的负载的驱动电路通常配备有延迟电路以防止电流流过驱动电路。图4显示了现有技术中的驱动电路400。驱动电路400包括由延迟电路402a和402b以及反相器INV1和INV2构成的直通电流防止电路401和CMOS晶体管(PMOS晶体管P1和NMOS晶体管N1)。CMOS晶体管被连接到直通电流防止电路401，并被连接在电源电位和地电位之间。此外，例如电动机的负载(未示出)连接到CMOS晶体管的输出OUT。
延迟电路402a输出延迟信号，所述延迟信号的上升沿从通过反相器INV1提供的输入信号IN的上升沿被延迟(参看图5中的延迟电路402a的输出)。此外，延迟电路402b输出延迟信号，所述延迟信号的上升沿从输入信号IN的上升沿被延迟(参看图5中的延迟电路402b的输出)。当将从反相器INV2输出的处于“高”电平的第一延迟信号输入到PMOS晶体管P1的栅极时，PMOS晶体管P1变成截止状态。同时，将处于“低”电平的第二延迟信号输入到NMOS晶体管N1的栅极，NMOS晶体管N1处于截止状态。即，驱动电路400通过延迟电路402a和402b建立了PMOS晶体管P1和NMOS晶体管N1二者同时变成截止状态的情况(参看图5中的t1-t2和t3-t4)，从而防止从电源电位VDD到地电位的直通电流，否则在PMOS晶体管P1和NMOS晶体管N1同时变成导通状态时，该直通电流可能出现。
图6显示了现有技术中的延迟电路402的内部结构。延迟电路402由相互连接的多个上升沿延迟电路403构成。上升沿延迟电路403中的每一个例如通过连接若干反相器来建立期望的延迟时间，每一个反相器由PMOS晶体管和NMOS晶体管构成(参看图7)。
公开号为10-13207的日本未审查专利公开了一种延迟电路(直通电流防止电路)，该延迟电路通过基于提供到外部时钟输入端CK的时钟信号控制相互连接的若干触发电路的操作来产生期望的延迟时间(参看图8)。
然而，在图6的延迟电路中，例如，在多个装置中最终延迟时间可能存在差异(或自期望值的偏离)。即，在多个上升沿延迟电路403a-403n中的晶体管可能存在在制造工艺中引起的工艺差异。从而，上升沿延迟电路403在其延迟时间可能彼此存在差异。因此，现有技术中的延迟电路的最终延迟时间存在差异(或自期望值的偏离)。
发明内容
在一个实施例中，产生并输出从输入信号延迟的延迟信号的延迟电路包括：基准脉冲产生电路，响应于输入信号的输入产生基准脉冲序列，该基准脉冲产生电路具有包含用以确定基准脉冲之间的时间间隔的延迟部分的反馈电路；计数器，基于基准时钟输出计数信号，该计数器接收由基准脉冲产生电路产生的基准脉冲序列作为基准时钟；以及延迟信号输出电路，基于输入信号和计数信号产生并输出延迟信号。
根据本发明的一个实施例，由基准脉冲产生电路产生的基准脉冲序列输入到计数器作为基准时钟，由此延迟电路能够基于输入信号和计数信号产生并输出延迟信号，其中该基准脉冲产生电路包括确定基准脉冲之间的时间间隔的延迟部分。
根据一方面，本发明提供一种能够减小延迟时间差异的延迟电路。
附图说明
从下面结合附图对特定优选实施例的描述，本发明的以上和其他目的、优点和特点将更显而易见，其中：
图1是显示了根据本发明的第一实施例的延迟电路的框图；
图2是显示了根据本发明第一实施例的延迟电路中的各个点的波形的时序图；
图3是显示了根据本发明第二实施例的延迟电路的框图；
图4是显示了现有技术中由延迟电路构成的直通电流防止电路的框图；
图5是显示了在现有技术中的直通电流防止电路中在各个点的波形的时序图；
图6显示了现有技术中的延迟电路的内部结构；
图7显示了在现有技术中延迟电路中的上升沿延迟电路的内部结构；以及
图8是显示了现有技术中的延迟电路的框图。
具体实施方式
现在将在这里参照示例性实施例描述本发明。本领域的技术人员应当明白，可通过使用本发明的教导实现许多可替换的实施例，并且本发明不限于为了解释目的而示出的实施例。
第一实施例
以下将参照附图来解释本发明的实施例。图1是显示了根据本发明的第一实施例的延迟电路100的框图。如图1所示，根据本实施例的延迟电路100包括基准脉冲产生电路10、计数器20、延迟信号输出电路30和复位信号输出电路40。
基准脉冲产生电路10具有反馈电路11，该反馈电路11包含用于确定基准脉冲之间的时间间隔的延迟部分，并响应于输入信号产生基准脉冲序列。反馈电路11通过使用基于在产生基准脉冲的过程中在延迟部分产生的延迟脉冲序列的信号、基于从延迟信号输出电路30(稍后解释)输出的延迟信号而产生的信号和输入信号来执行计算，并将计算结果提供到延迟部分。计数器20接收由基准脉冲产生电路10产生的基准脉冲序列作为基准时钟，并基于该基准时钟的输出计数信号。延迟信号输出电路30基于输入信号和从计数器20输出的计数信号产生并输出延迟信号。复位信号输出电路40将基于从延迟信号输出电路30输出的延迟信号而产生的复位信号输出到计数器20。以下参照图1来解释每一部件的细节。
基准脉冲产生电路10具有反馈电路11、上升单触发电路4和下降单触发电路5。而且，反馈电路11由反相器INV、NAND(与非)电路1、计算电路(以下称为“AND(与)电路”)2和延迟部分(以下称为“上升沿延迟电路”)3构成。
反相器INV将从延迟信号输出电路30(稍后解释)输出的延迟信号OUT的电平反相，并将结果信号输出到NAND电路1。NAND电路1计算并输出从上升单触发电路4输出的信号DS和来自反相器INV的反相延迟信号OUT的反相逻辑积。计算电路2计算输入信号IN和从NAND电路1输出的信号的逻辑积，并输出结果信号作为输入脉冲序列(以下称为“信号DIN”)。上升沿延迟电路3产生并输出延迟脉冲序列(以下称为“信号DOUT”)，该延迟脉冲序列的上升沿从自计算电路2输出的信号DIN的上升沿被延迟。
上升单触发电路4产生信号DS，该信号DS与从上升沿延迟电路3输出的信号DOUT的上升沿同步上升，并具有预定的脉冲宽度。该信号DS输入到NAND电路1和下降单触发电路5。下降单触发电路5产生信号DSB，该信号DSB与信号DS的下降沿同步上升，并具有预定的脉冲宽度。
顺便提及，尽管在本实施例中将由上升单触发电路4产生的信号DS输入到NAND电路1，但是，在其他实施例中，可将由上升沿延迟电路3产生的信号DOUT或信号DSB，而不是信号DS，输入到NAND电路1。此外，在本实施例中，将与下降单触发电路5产生的基准脉冲序列相应的信号DSB输入到计数器20(稍后解释)作为基准时钟，在其他实施例，可将由上升沿延迟电路3产生的信号DOUT或由上升单触发电路4产生的信号DS，而不是信号DSB，输入到计数器20作为基准时钟。
计数器20具有D型触发电路DFF1-DFF3。D型触发电路输出与在输入从下降单触发电路5输出的信号DSB作为基准时钟时输入的输入值相同的值。由下降单触发电路5产生的信号DSB输入到每个D型触发电路DFF1-DFF3(以下简称为“DFF电路”)的时钟输入端CK。向DFF电路DFF1的输入D持续提供“高”电平信号。此外，DFF电路DFF1的输出Q连接到DFF电路DFF2的输入D，而且DFF电路DFF2的输出Q连接到DFF电路DFF3的输入D。此外，计数信号D1-D3从DFF电路DFF1-DFF3的各个输出被输出，并被输入到延迟信号输出电路30(稍后解释)。此外，复位信号输出电路40的输出(稍后解释)连接到每个DFF电路DFF1-DFF3的复位R。
延迟信号输出电路30由AND电路6构成。AND电路6计算输入信号IN和从DFF电路DFF1-DFF3输出的计数信号D1-D3的逻辑积，并输出结果信号作为延迟信号OUT。
复位信号输出电路40具有下降单触发电路7以及OR(或)电路OR。下降单触发电路7将脉冲信号输出到OR电路OR，该脉冲信号与从AND电路6输出的信号的下降沿同步上升并具有预定的脉冲宽度。OR电路OR计算在复位端RT提供的信号和从下降单触发电路7输出的信号的逻辑和，并将结果信号输出到DFF电路DFF1-DFF3的复位R作为复位信号。
图2是显示了在图1中显示的延迟电路100中的各个点的波形的时序图。以下将参照图1和图2来详细解释根据本实施例的延迟电路100的操作。
首先，以下解释基准脉冲产生电路10的操作。当延迟电路100开始操作时，来自反相器INV的“高”电平信号和从上升单触发电路4输出的处于“低”电平的信号DS输入到NAND电路1，其中该反相器INV将处于“低”电平的延迟信号OUT反相成“高”电平。从而，NAND电路1输出“高”电平信号。因此，当处于“高”电平的输入信号IN输入到计算电路2时，计算电路2将处于“高”电平的信号DIN输出到上升沿延迟电路3(参看图2中的t1)。
上升沿延迟电路3输出信号DOUT，该信号DOUT的上升沿从输入的信号DIN的上升沿被延迟(参看图2中的t2)。该延迟的量确定由上升沿延迟电路3产生的基准脉冲之间的时间间隔。处于“高”电平的信号DOUT输入到上升单触发电路4。上升单触发电路4产生信号DS，该信号DS与从上升沿延迟电路3输出的信号DOUT的上升沿同步上升(参看图2中的t2)。
处于“高”电平的信号DS输入到NAND电路1。即，处于“高”电平的信号DS和通过反相器INV被反相成“高”电平的反相延迟信号OUT输入到NAND电路1。从而，NAND电路1将“低”电平信号输出到计算电路2。因此，从信号DS的上升沿开始在由NAND电路1和计算电路2的内部电路延迟所引起的延迟之后，信号DIN变成“低”电平(参看图2中的t2和t3)。然后，从上升沿延迟电路3输出的信号DOUT与处于“低”电平的输入信号DIN同步下降(参看图2中的t3)。
然后，处于“高”电平的信号DS在预定的时间段之后变成“低”电平(参看图2中的t4)。处于“低”电平的该信号DS输入到NAND电路1。即，处于“低”电平的该信号DS和通过反相器INV反相成“高”电平的反相延迟信号OUT输入到NAND电路1。从而，NAND电路1将“高”电平信号输出到计算电路2。因此，从信号DS的下降沿开始在由NAND电路1和计算电路2的内部电路延迟所引起的延迟之后，计算电路2输出处于“高”电平的信号DIN(参看图2中的t5)。然后，当处于“高”电平的信号DIN输入到上升沿延迟电路3时，上升沿延迟电路3输出信号DOUT，该信号DOUT的上升沿从输入信号DIN的上升沿被延迟(参看图2中的t6)。上升单触发电路4产生与延迟信号DOUT的上升沿同步上升的信号DS。
下降单触发电路5输出信号DSB，该信号DSB与由上升单触发电路4产生的信号DS的下降沿同步上升，并在预定的时间段之后下降。如上所述，由下降单触发电路5产生的信号DSB输入到每一个DFF电路DFF1-DFF3的时钟输入端CK作为基准时钟。
基准脉冲产生电路10可通过重复这些动作产生基准脉冲序列。此外，由上升沿延迟电路3确定基准脉冲之间的间隔。即，由上升沿延迟电路3产生的信号DOUT距信号DIN的延迟量越大，基准脉冲之间的间隔变得越长。当基准脉冲之间的时间间隔变得较长时，因为从计数器(稍后解释)输出的计数信号的输出时序被延迟，延迟电路100能够输出距输入信号IN有较大延迟的延迟信号OUT。
接着，以下解释计数器20的操作。向DFF电路DFF1的输入D持续提供“高”电平信号。因此，当将从下降单触发电路5输出的信号DSB输入到时钟输入端CK时，DFF电路DFF1从输出Q输出处于“高”电平的计数信号D1(参看图2中的t4)。处于“高”电平的计数信号D1输入到DFF电路DFF2的输入D。因此，当将信号DSB输入到时钟输入端CK时，DFF电路DFF2从输出Q输出处于“高”电平的计数信号D2(参看图2中的t7)。
处于“高”电平的计数信号D2输入到DFF电路DFF3的输入D。因此，当将信号DSB输入到时钟输入端CK时，DFF电路DFF3从输出Q输出处于“高”电平的计数信号D3(参看图2中的t8)。接着，以下解释延迟信号输出电路30的操作。从DFF电路DFF1-DFF3输出的计数信号D1-D3输入到AND电路6。即，输入信号IN和计数信号D1-D3输入到AND电路6。AND电路6计算输入的信号的逻辑积，并产生延迟信号OUT。因此，AND电路6输出延迟信号OUT，该延迟信号OUT与计数信号D3的上升沿同步上升并且与输入信号IN的下降沿同步下降(参看图2中的t8-t9)。以这种方式，延迟电路100能够输出延迟信号OUT，该延迟信号OUT的上升沿从输入信号IN的上升沿被延迟(参看图2中的t1-t8)。注意，不必将所有的计数信号D1-D3都输入到AND电路6，而是可单独将计数信号D3输入到AND电路6。
然后，延迟信号OUT输入到复位信号输出电路40内的下降单触发电路7。下降单触发电路的输出与延迟信号OUT的下降沿同步上升。从下降单触发电路输出的处于“高”电平信号输入到OR电路OR。因此，OR电路OR将复位信号输出到每个DFF电路DFF1-DFF3的复位端RT。基于该复位信号的输入来复位DFF电路DFF1-DFF3。此外，还可由复位信号输出电路40，例如通过在复位信号输入端RT提供“高”电平信号，来产生复位信号。
如上所述，在本实施例中，上升沿延迟电路3产生信号OUT，该信号OUT的上升沿从信号DIN的上升沿被延迟，该信号DIN基于输入信号IN和从NAND电路1输出的信号的输入而产生。然后，响应于该信号DOUT而产生的信号DSB输入到计数器20内的触发电路作为基准时钟信号以控制计数器20的操作。触发电路输出计数信号D1-D3，在将信号DSB输入到时钟输入端CK作为基准时钟时，该计数信号D1-D3将变成“高”电平状态。延迟信号输出电路30能够通过计算所述计数信号D1-D3和输入信号IN的逻辑积输出延迟信号OUT，该延迟信号OUT的转变(transition)从输入信号IN的转变延迟。即，在本实施例中，由基准脉冲产生电路10产生的基准脉冲序列输入到计数器作为基准时钟，从而延迟电路100能够输出延迟信号OUT，该延迟信号OUT的转变从输入信号IN的转变延迟，该基准脉冲产生电路10包含确定基准脉冲之间的时间间隔的上升沿延迟电路3。此外，通过将由上升单触发电路4产生的信号DS反馈到反馈电路11，能够产生单个上升延迟电路3的延迟时间的3倍(触发电路的数量)的延迟时间。此外，尽管在本实施例中计数器20由三个触发电路构成，但在其他实施例中，还可通过增加触发电路的数量来增加延迟时间。
此外，由于根据本实施例的延迟电路100具有单个上升沿延迟电路3，单位延迟时间，即每个上升沿延迟电路的延迟时间未改变。因此，可减小最终延迟时间的差异。
此外，在需要大的延迟时间时，现有技术中的延迟电路通过连接若干上升沿延迟电路来产生延迟。因此，在现有技术中需要用于延迟电路的大的布图面积，从而增加了芯片大小。同时，根据本实施例的延迟电路100能够用单个上升沿延迟电路3产生是一个延迟电路的延迟时间若干倍的延迟时间。从而，能够减小布图面积。此外，根据本实施例的延迟电路100能够用单个上升沿延迟电路产生期望的延迟时间(即，是一个延迟电路的延迟时间的N倍)。从而，能够在图5所示的现有技术中的t1到t2之间，或t3到t4之间确实建立截止状态。因此，例如，当将延迟电路100连接到CMOS晶体管时，确实能够建立截止状态，在该截止状态期间，PMOS晶体管和NMOS晶体管二者同时为截止状态。因此，确实能够防止电流从电源电位流向地电位，否则在PMOS晶体管和NMOS晶体管同时变成导通状态时，该电流可能出现。
此外，在图8显示的现有技术的直通电流防止电路80中，基于输入到时钟输入端CK的时钟信号控制相互连接的若干触发器的操作(参看图8)。因此，现有技术中的电流防止电路80需要外部时钟产生电路以产生输入到时钟输入端CK的时钟信号。同时，在本实施例中，响应于输入信号IN在内部产生的基准脉冲序列用作基准时钟。因此，延迟电路100不需要任何外部时钟信号，因此，不需要外部时钟产生电路。
此外，复位信号输出电路40将复位信号转发到每个DFF电路的复位端，该复位信号与从延迟信号输出电路30的延迟信号OUT的下降沿同步产生。因此，能够在延迟信号OUT从“高”电平状态改变成“低”电平状态的时刻，复位计数器内的多个触发电路。此外，还可能例如通过向复位信号输入端RT提供“高”电平信号来复位DFF电路。
第二实施例
图3是显示了根据本发明的第二实施例的延迟电路200的框图。顺便提及，在图3中，将相同的符号分配给与图1中的部件和结构相同的部件和结构，并省略它们的详细解释。在第一实施例中，计数器20由DFF电路DFF1-DFF3构成。与此相对，在本实施例的延迟电路200中，计数器50由多个DFF电路DFF1-DFFn(n是大于1的整数)构成。此外，延迟电路200包括连接在计数器50和延迟信号输出电路30之间的选择器8，该计数器50与第一实施例的延迟电路100中的计数器20相对应。注意，除了计数器50和新添加的选择器8的结构和操作之外，根据本实施例的延迟电路200的结构和操作与根据第一实施例的延迟电路100的结构和操作相同。因此，以下仅解释计数器50和新添加的选择器8的结构和操作。
计数器50由多个DFF电路DFF1-DFFn构成。由下降单触发电路5产生的信号DSB输入到DFF电路DFF1-DFFn中的每一个作为基准时钟。向DFF电路DFF1的输入D持续提供“高”电平信号。此外，DFF电路DFF1的输出Q连接到DFF电路DFF2的输入D，DFF电路DFF2的输出Q连接到DFF电路DFF3的输入D。而且，DFF电路DFF(n-1)的输出Q连接到DFF电路DFFn的输入D。此外，将计数信号D1-Dn从DFF电路DFF1-DFFn的各个输出Q输出到选择器8。此外，复位信号输出电路40的输出连接到每个DFF电路DFF1-DFFn的复位R。
选择器8接收从多个DFF电路DFF1-DFFn输出的计数信号D1-Dn。而且，选择器8基于提供给选择器8的选择信号从计数信号D1-Dn选择一个计数信号，并将其输出到延迟信号输出电路30。以这种方式，延迟电路200能够输出延迟信号OUT，该延迟信号OUT的上升沿从输入信号IN的上升沿被延迟。
如上所述，在本实施例中，选择器8设置在由多个DFF电路DFF1-DFFn构成的计数器50和延迟信号输出电路30之间。然后，选择器8基于选择信号从计数信号D1-Dn选择一个计数信号，并将其输出到延迟信号输出电路30。因此，延迟信号输出电路30能够通过计算输入信号IN和由选择器8所选择的一个计数信号的逻辑积来产生延迟信号OUT。即，在根据本实施例的延迟电路200中，尽管使用单个上升沿延迟电路，但延迟时间量可选自原始延迟时间的1到n倍。
此外，由于基于施加到选择器8的选择信号，延迟电路200能够产生期望的延迟时间，所以不需要改变电路设计，并在设计方面具有高度的灵活性。此外，可例如通过串行接口，外部地建立该选择信号。因此，这允许了从装置的外部建立期望的延迟时间。
显然，本发明不限于以上实施例，而是可在不脱离本发明的范围和精神的情况下修改和改变。例如，尽管在本实施例中从上升沿延迟电路3产生基准脉冲序列，但在其他实施例中，可使用其下降沿从输入的信号DIN延迟的下降沿延迟电路来产生基准脉冲序列。
Claims (11)
1.一种产生并且输出从输入信号延迟的延迟信号的延迟电路，包括：
基准脉冲产生电路，响应于所述输入信号的输入产生基准脉冲序列，所述基准脉冲产生电路具有包含用以确定基准脉冲之间的时间间隔的延迟部分的反馈电路；
计数器，基于基准时钟输出计数信号，所述计数器接收由所述基准脉冲产生电路产生的所述基准脉冲序列作为所述基准时钟；以及
延迟信号输出电路，基于所述输入信号和所述计数信号产生并且输出所述延迟信号，
其中，所述延迟部分产生用于产生所述基准脉冲序列的延迟脉冲序列；并且
所述反馈电路还包括计算电路，所述计算电路将基于所述延迟信号和所述延迟脉冲序列产生的信号与所述输入信号的逻辑积输出到所述延迟部分。
2.根据权利要求1所述的延迟电路，其中，所述延迟部分基于所述延迟部分输出的信号距输入到所述延迟部分的信号的延迟量来确定所述基准脉冲之间的时间间隔。
3.根据权利要求1所述的延迟电路，其中，所述延迟部分通过将从自所述计算电路输入的信号延迟所述时间间隔的延迟脉冲反馈到所述计算电路，来使所述计算电路产生具有所述时间间隔的输入脉冲序列，并输出从所述输入脉冲序列延迟的所述延迟脉冲序列。
4.根据权利要求1所述的延迟电路，其中，所述计数器具有用以产生所述计数信号的多个触发电路，每个所述计数信号由第一逻辑值和与所述第一逻辑值不同的第二逻辑值构成；并且
所述多个触发电路将所述计数信号输出到所述延迟信号输出电路，并且所述计数信号依据所述基准脉冲序列的输入以相互不同的时序从所述第一逻辑值改变成所述第二逻辑值。
5.根据权利要求2所述的延迟电路，其中，所述计数器具有用以产生所述计数信号的多个触发电路，每个所述计数信号由第一逻辑值和与所述第一逻辑值不同的第二逻辑值构成；并且
所述多个触发电路将所述计数信号输出到所述延迟信号输出电路，并且所述计数信号依据所述基准脉冲序列的输入以相互不同的时序从所述第一逻辑值改变成所述第二逻辑值。
6.根据权利要求1所述的延迟电路，其中，所述延迟信号输出电路基于所述输入信号和所述计数信号的逻辑积产生所述延迟信号。
7.根据权利要求2所述的延迟电路，其中，所述延迟信号输出电路基于所述输入信号和所述计数信号的逻辑积产生所述延迟信号。
8.根据权利要求1所述的延迟电路，还包括：复位信号输出电路，其基于所述延迟信号产生复位信号，并且将产生的复位信号输出到所述计数器。
9.根据权利要求2所述的延迟电路，还包括：复位信号输出电路，其基于所述延迟信号产生复位信号，并且将产生的复位信号输出到所述计数器。
10.根据权利要求1所述的延迟电路，还包括：选择器，其基于选择信号从自所述计数器输出的多个计数信号选择一个计数信号，并且将选择的计数信号输出到所述延迟信号输出电路。
11.根据权利要求2所述的延迟电路，还包括：选择器，其基于选择信号从自所述计数器输出的多个计数信号选择一个计数信号，并且将选择的计数信号输出到所述延迟信号输出电路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007-149125 | 2007-06-05 | ||
| JP2007149125A JP4913671B2 (ja) | 2007-06-05 | 2007-06-05 | 遅延回路 |
| JP2007149125 | 2007-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101320966A CN101320966A (zh) | 2008-12-10 |
| CN101320966B true CN101320966B (zh) | 2012-07-04 |
Family
ID=40095306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101254048A Expired - Fee Related CN101320966B (zh) | 2007-06-05 | 2008-06-05 | 延迟电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7609103B2 (zh) |
| JP (1) | JP4913671B2 (zh) |
| CN (1) | CN101320966B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809692B1 (ko) * | 2006-08-01 | 2008-03-06 | 삼성전자주식회사 | 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법 |
| CN101599701B (zh) * | 2009-07-02 | 2011-09-28 | 成都芯源系统有限公司 | 一种具有故障保护功能的开关电源及其控制方法 |
| CN102466779B (zh) * | 2010-11-16 | 2014-01-15 | 北京中电华大电子设计有限责任公司 | 触发器延时的内建测试方法及电路 |
| US8638145B2 (en) * | 2011-12-30 | 2014-01-28 | Advanced Micro Devices, Inc. | Method for locking a delay locked loop |
| JP5922494B2 (ja) * | 2012-05-24 | 2016-05-24 | 横河電機株式会社 | 物理量測定装置、物理量測定方法 |
| JP5852537B2 (ja) * | 2012-09-25 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN105824015B (zh) * | 2016-04-25 | 2018-11-06 | 中国人民解放军军械工程学院 | 一种相控阵雷达天线测试装置的脉冲产生电路 |
| CN106849914A (zh) * | 2017-03-14 | 2017-06-13 | 苏州格美芯微电子有限公司 | 一种保持时序逻辑电路时序准确的新型结构 |
| US20230014288A1 (en) * | 2021-07-16 | 2023-01-19 | Changxin Memory Technologies, Inc. | Staggering signal generation circuit and integrated chip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052109A (ja) * | 1983-08-31 | 1985-03-25 | Nec Home Electronics Ltd | 遅延回路 |
| US7078951B2 (en) * | 2004-08-27 | 2006-07-18 | Micron Technology, Inc. | System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
-
2007
- 2007-06-05 JP JP2007149125A patent/JP4913671B2/ja not_active Expired - Fee Related
-
2008
- 2008-06-04 US US12/132,870 patent/US7609103B2/en not_active Expired - Fee Related
- 2008-06-05 CN CN2008101254048A patent/CN101320966B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101320966A (zh) | 2008-12-10 |
| JP4913671B2 (ja) | 2012-04-11 |
| US7609103B2 (en) | 2009-10-27 |
| JP2008306263A (ja) | 2008-12-18 |
| US20080303571A1 (en) | 2008-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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