JPS6052109A - 遅延回路 - Google Patents

遅延回路

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Publication number
JPS6052109A
JPS6052109A JP58161062A JP16106283A JPS6052109A JP S6052109 A JPS6052109 A JP S6052109A JP 58161062 A JP58161062 A JP 58161062A JP 16106283 A JP16106283 A JP 16106283A JP S6052109 A JPS6052109 A JP S6052109A
Authority
JP
Japan
Prior art keywords
signal
circuit
input
terminal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58161062A
Other languages
English (en)
Inventor
Tsuneo Miyamoto
恒雄 宮本
Masayuki Kitagawa
真幸 北川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Home Electronics Ltd, Nippon Electric Co Ltd filed Critical NEC Home Electronics Ltd
Priority to JP58161062A priority Critical patent/JPS6052109A/ja
Publication of JPS6052109A publication Critical patent/JPS6052109A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Emergency Alarm Devices (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、あらかじめ設定した遅延時間以上の時間幅を
何する入力信号を、前縁部のみ遅延させ、後縁部はその
まま出力する遅延回路に関する。
背景技術 地震や火事に対する防災意識の高まりとともに、一般家
庭でも、ガス漏れを早期だ発見して報知するガス報知器
等を、ホームセキュリティシステムに組み込む家庭が増
えつつある。ガス報知器の場合、ガス検定協会では、ガ
ス検知器がガス検知信号を出力しても1.?(7秒ない
し30秒間はガス報知信号を出力せず、誤報による無用
の混乱を避けるよう指導している。このため、従来のガ
ス報知器は、ガス検知信号を一定時間遅延させるための
遅延回路を内蔵するものが多い。
しかして、従来の遅延回路は、構造が複雑であり、単安
定マルチバイブレータのように、積分コンデンサの充−
放電を利用して遅延時間を形成しているため、数十秒の
遅延時間を得るために伺段もの単安定マルチバイブレー
タを必要としたり、或いは遅延時間の設定変更が容易で
ない等の欠点があった。
発明の開示 本発明は、上記欠点を除去したものであり、カウンタ回
路のクロック信号計数値が、あらかじめ設定した所定の
計数値に達するまでの時間を遅延時間とし、この遅延時
間よりも時間幅が大であるような−人力信号の前縁部を
任意にしかも正確に遅延せしめ、後縁部は入力信号に合
致する出力な得るようにした遅延回路を提供することを
目的とする0 この目的な達成するため、本発明は、人力信号の前縁部
でリセットS除され、外部から供給された所定周期のク
ロック信号を計数し、計数値があらかじめ設定した所定
の計数値に達したときに計数停止信号を出力し、再度前
記入力信号が供給されるまで計数動作な停止するカウン
タ回路と、該カウンタ回路の計数停止信号と前記入力信
号を実質論理積演算し、演算結果を出力信号とするゲー
ト回路とから(構成したことを要旨とするものであるO 本発明によれば、人力信号によってリセット解除されて
クロック信号を計数するカウンタ回路の計数値が、あら
かじめ設定した所定の計数値に達したときに、カウンタ
回路の計数動作を停止せしめ、そのときに出力される計
数停止信号をゲート信号として、ゲート回路が入力信号
な出力する構成としているため、入力信号の前縁部を、
カウンタ回路に設定した計数値に応じて随意遅延させる
ことができ、また、その遅延時間はクロック信号の整数
倍であるから、ぎゎめて正確であり、さらにまた入力信
号の時間幅がカウンタ回路の計数動作期間に満たないと
きは、ゲート回路からの出力が得られず、このため入力
信号の時間幅検出回路としても利用可能である等の優れ
た効果を奏する。
発明を実施するための最良の形態 以下、本発明の実施例について、図面を参照して説明す
る。第1図は、本発明の遅延回路を適用したガス報知器
の一実施例を示す概略構成図、第2図及び第3図(A)
、 (B)は、それぞれ第7図に示した遅延回路の一実
施例を示す回路構成図及びこの遅延回路の入力信号と出
方信号を示す信号波形図である。
第1図中、ガス報知器/は、集合住宅の各戸に備え付け
のものであり、ガスコンロや湯沸し器等の近くに取り付
けたガス検知器λかものガス検知信号を受け、ガス検定
協会で定めた規定時間を越えるガス検知信号が入力され
たときに、ガス漏れを報知する構成とされている。この
ため、ガス報知器/内1c)よ、ガス検知信号の前縁部
を上記規定時間分遅延せしめる遅延回路3と、遅延回路
3に対して遅延動作に必要なりロック信号を供給する中
央処理装置グ及び遅延回路3の出力を視覚や聴覚な通じ
て表示する表示計夕等が設けである。なお、中央処理装
置ダは、遅延回路3の出力を供給されると、一定時間経
過後、各戸の玄関先に設けた外部表示計6に表示命令を
送るとともに、管理人室内の管理装置2にガス漏れ検出
信号を供給する。
遅延回路3は、第2図に示したり11(、ガス検知器λ
が接続された信号入力端子3aと中央処理装置グに接続
された信号出力端子3b及びクロック入力端子3cな何
している。この遅延回路3は、入力信号の前縁部でリセ
ット解除され、中央処理装置グから供給されたクロック
信号を計数するカウンタ回路//な有している。このカ
ウンタ回路l/は、ユ進化計数信号な出力するQlない
しQ7の出力端子を有しており、計数値があうがしめ設
定した所定の計数値に達するまでの時間間隔を、遅延時
間としている。
カウンタ回路//のリセット入力端子は、インバータ1
2を介して信号入力端子Ja[接続してあり、リセット
入力端子にハイレベルの信号が供給されたときに、リセ
ットが解除される。また、カウンタ回路//のクロック
入力端子は、2個のアンドゲート回路/3. /Itを
介してクロック入力端子3cに接続してあり、初段のア
ンドゲート回路/3が入力信号を、また次段のアンドゲ
ート回路滓がカウンタ回路//のQ、出力端子の出力を
インバータlsで反転した信号を、それぞれゲート信号
としている〇また、カウンタ回路//のQ、6 出力端
子は、信号入力端子3aとともにアンドゲート回路/l
の入力端子に接続してあり、カウンタ回路// 17’
) Q、 出力と遅延回路30入力信号であるガス検知
信号は、アンドゲート回路/lにて論理積演算され、演
算結果が信号入力端子3bに供給される。
なお、カウンタ回路//の電源端子vDDと電源十Bの
間にはバイパスコンデンf″Cが並列接続しである。
ここで、中央処坤装置グが遅延回路3に供給するクロッ
ク信号の周期を7秒とした場合、遅延回路3による遅延
時間は、32秒となるが、まず、入力信号の時間幅が3
2秒に満たない場合につき説明する。
この場合、第3図(A)の期間<1)&C示した如く、
人力信号の前線部でカウンタ回路l/が計数開始しても
、32秒経過後にはアンドゲート回路16に供給されて
いた入力信号が消滅しているため、WJj図(B)の期
間(1)に示した如く、出力信号は表われないOこれに
対し、人力信号の時間幅が32秒を越えた場合は、第3
図(A)、 (B)中期間(If)に示した如く、3.
2秒を越えた分が出力信号となって表われる。すなわち
、入力信号の前縁部によってアンドゲート回路13がゲ
ートを開くため、中央処理装置グかも供給されたクロッ
ク信号は、アンドゲート回路13を通り、次段のアンド
ゲート回路/Gに供給される。
この次段のアンドゲート回路lIAも、Q6 出力端子
のローレベル出力の反転信号によってゲートを開いてい
るため、クロック信号はさらにアンドゲート回路AをJ
Φす、カウンタ回路/lのクロック入力端子に供給され
る。
このため、カウンタ回路//は、劇数動作を開始し、ク
ロック入力端子3Cにクロック信号が供給されるつど、
計数値なlずつ増してい(。すなわち、計数値/でQl
 出力端子が出力し、計数値−でQ、2 出力A)Δ子
が出力し、ば1数、値3でQI 出力端子とQ2 出力
端子が出力するというように、徐々に計数1直を増して
いく。そして、計数値が32に達したとき、すなわち入
力信号の入力時点から3.2秒経過したとき、Q6 出
力端子の出力がはじめてアンドゲート回路/Aに供給さ
れ、アンドゲート回路/6はゲートを開くことになる。
従って、それまでアンドゲート回路16に供給されてい
た入力信号は、32秒間遅延され゛Cアンドゲート回路
16を通過し、信号出力端子3bに導かれる〇 一方、Q、出力端子の出力は、インバータ15にて反転
されてアンドゲート回路/lに供給されるため、アンド
ゲート回路/Itはその時点でゲートを閉じる。その結
果、カウンタ回路//へのクロック信号の供給は停止し
、カウンタ回路//は計数動作を停止する。このため、
喝出力端子からは、出力が出放しの状態となるが、アン
ドゲート回路/Aは、入力信号の後縁部でゲートを閉じ
、インバータ〆2によりカウンタ回路iiにリセットを
かけるので、入力信号の消滅と同時に出力信号も消滅す
る。
なお、上記実施例において、遅延回路3の遅延時間は、
32秒に限定さ′−れることはなく、クロック信号の周
期をτとすれば、これJfC2の整数倍2nを乗じた2
nτ なる遅延時間が、随意得られることはいうまでも
ない。
以上説明したように、上記構成になる遅延回路3によれ
ば、入力信号によってリセット解除されてクロック信号
な計数するカラ/り回路//の計数値が、あらかじめ設
定した所定の計数値に達したときに、カウンタ回路ll
の計数動作を停止せしめ、そのときに出力される計数停
止信号なゲート信号として、アンドゲート回路16が入
力信号を出力する構成としているため、入力信号の前縁
部な、カウンタ回路l/に設定した削数値に応じて随意
遅延させることができ、また、その遅延時間はクロック
信号の整数倍であるから、きわめて正確であり、さらに
また入力信号の時間幅がカウンタ回路/Iの計数動作量
間に満たないとき1i、アンドゲート回路/Aからの出
力が得られず、このため入力信号の時間幅検出回路とし
ても利用可能である。
【図面の簡単な説明】
第1図は、本発明の遅延回路に適用したガス報知器の一
実施例を示す概略構成図、第2図及び第3図(A)、 
(B)は、それぞれ第1図に示した遅延回路の一実施例
を示す回路構成図及びこの遅延回路の入力信号と出力信
号を示す信号波形図である。

Claims (1)

    【特許請求の範囲】
  1. 入力信号の前縁部でリセット解除され、外部から供給さ
    れた所定周期のクロック信号を計数し、計数値があらか
    じめ設定した所定の計数値に達したときに計数停止信号
    を出力し、再度前記入力信号が供給されるまで計数動作
    を停止するカウンタ回路と、該カウンタ回路の計数停止
    信号と前記入力信号を実質論理積演算し、演算結果を出
    力信号とするゲート回路とから構成してなる遅延回路。
JP58161062A 1983-08-31 1983-08-31 遅延回路 Pending JPS6052109A (ja)

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JP58161062A JPS6052109A (ja) 1983-08-31 1983-08-31 遅延回路

Applications Claiming Priority (1)

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JP58161062A JPS6052109A (ja) 1983-08-31 1983-08-31 遅延回路

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JPS6052109A true JPS6052109A (ja) 1985-03-25

Family

ID=15727883

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JP58161062A Pending JPS6052109A (ja) 1983-08-31 1983-08-31 遅延回路

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JP (1) JPS6052109A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008306263A (ja) * 2007-06-05 2008-12-18 Nec Electronics Corp 遅延回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008306263A (ja) * 2007-06-05 2008-12-18 Nec Electronics Corp 遅延回路

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