CN101317249A - 制造多晶硅薄膜的方法 - Google Patents
制造多晶硅薄膜的方法 Download PDFInfo
- Publication number
- CN101317249A CN101317249A CNA2006800447659A CN200680044765A CN101317249A CN 101317249 A CN101317249 A CN 101317249A CN A2006800447659 A CNA2006800447659 A CN A2006800447659A CN 200680044765 A CN200680044765 A CN 200680044765A CN 101317249 A CN101317249 A CN 101317249A
- Authority
- CN
- China
- Prior art keywords
- gas
- cvd
- film
- source gas
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 29
- 239000010409 thin film Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 67
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910000077 silane Inorganic materials 0.000 claims abstract description 10
- 238000000427 thin-film deposition Methods 0.000 claims abstract description 4
- 239000013078 crystal Substances 0.000 claims description 31
- 239000010408 film Substances 0.000 claims description 31
- 239000012528 membrane Substances 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000003746 surface roughness Effects 0.000 claims description 3
- 238000007664 blowing Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 14
- 238000005137 deposition process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000205 computational method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/24—Deposition of silicon only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种通过使用单晶片技术的化学气相沉积(CVD)过程在单个腔室中沉积多晶硅薄膜的方法。具体而言,通过使用SiH4(硅烷)气体作为硅源气体并将薄膜沉积压力保持在一定水平以控制细小晶粒,使多晶硅薄膜的细小晶体结构形成为柱状,以提高电特性的均一性,从而防止薄膜特性变差。
Description
技术领域
本发明广义上涉及通过利用单晶片技术的化学气相沉积(CVD)过程制造薄膜的方法,更具体而言,涉及一种其中通过使用化学气相沉积(CVD)过程使薄膜的细小晶体结构形成为柱状的制造薄膜的方法,在所述化学气相沉积过程中,通过使用SiH4(硅烷)作为硅源气体在单个腔室中进行化学反应并且保持薄膜沉积压力在一定水平以控制细小晶粒,从而在晶片上形成薄膜。
背景技术
一般而言,反应源气体和设备的选择以及这种选择所对应的沉积压力条件被认为是多晶硅薄膜形成中最重要的因素。
通常,使用炉方法制造多晶硅薄膜。然而,在制造具有厚度小于400的薄硅晶体结构的薄膜时,几乎不可能形成具有多晶结构的薄膜。因此,为了解决上述问题,常规炉方法的特点是向半导体器件上施行无定形薄膜的结晶化。在这种情况下,如图1所示,存在的缺点是形成的多晶硅薄膜的晶体均一性非常差,从而如果该薄膜被用作半导体闪存等的浮栅电极时,则由于该器件的过擦除(over-erase)现象产生的阈值电压偏移等,使半导体器件在晶体均一性、寿命和可靠性方面的VT均一性大幅度下降,从而使该器件的特性变差。
更具体而言,首先,使用SiH4气体或Si2H6气体在给定的处理温度下,即在650℃或更低的温度下生长出一层非晶体结构的无定形硅薄膜,然后通过之后的热处理过程(例如在650℃至900℃下)使该生长出的薄膜结晶化。从而,如图1所示,可以看出通过透射电镜(TEM)拍下的该薄膜的平面晶体结构。
当采用这样的过程制成半导体器件例如闪存的栅电极时,由于薄膜的结晶化晶粒的大小非常不规则,形成的是从几十至几百大小的晶粒。因此,如果使用该薄膜制成一个晶体管,则该晶体管中的电子转移速率是变化的。即,在晶粒很大的区域中形成一至二条晶粒边界线,而在晶粒很小的区域中形成多条晶粒边界线,从而在相邻晶粒相遇的区域的较低部分处形成氧化物谷(oxide valley)形状的隧穿氧化层(tunnel oxide)。在这种情况下,在较大晶粒间的晶粒边界的较低部分处形成较大的氧化物谷,于是在随后的磷多晶工艺(phosphoruspoly-process)中大量的磷聚集在所述晶粒边界的较低部分处,从而降低局部势垒高度(LBH),因此,在该器件运行时较大的氧化物谷成为由磷引起的过擦除点或者电子阱形成点,从而明显使该器件的可靠性变差。因此,当制成具有电子转移的晶体管后,在器件运行时该器件的一个芯片上所包含的几个晶体管的驱动能力差别很大,从而导致该器件的性能显著变差。
发明内容
技术问题
因此,作出本发明以解决现有技术中存在的上述问题,并且本发明的一个目的是提供一种制造多晶硅薄膜的方法,其中使用化学气相沉积(CVD)过程使薄膜的细小晶体结构形成为柱状。
技术方案
上述目的通过一种用于制造多晶硅薄膜的方法和设备实现,其中通过使用化学气相沉积(CVD)过程使薄膜的细小晶体结构形成为柱状,在所述化学气相沉积过程中,通过使用SiH4(硅烷)作为硅源气体在单个腔室中进行化学反应,并且保持薄膜沉积压力在一定水平以通过控制细小晶粒来形成晶体结构,从而在晶片上形成薄膜。
有益效果
根据本发明,通过使用SiH4(硅烷)作为硅源气体在单晶片型腔室中进行化学气相沉积(CVD)过程来形成具有柱状细小晶体结构的多晶硅薄膜,并且将过程温度和压力保持在某一水平以控制细小晶粒从而形成柱状多晶硅薄膜和均一晶粒。因此,当薄膜被用作半导体闪存等的浮栅电极时,形成均一形状的晶粒,并且在一个晶粒与一个相邻的晶粒之间的晶粒边界区域--即相邻晶粒相遇的区域--的较低部分处均一地形成毗邻隧穿氧化层的氧化物谷部分,从而保证半导体器件的寿命和可靠性。此外,当多晶硅薄膜的特性被用于DRAM、SRAM和LOGIC器件时,可以保证优良的器件特性,从而在利用该多晶硅薄膜制造半导体器件时获得提高的产率并改善器件特性。
附图说明
图1是示出了一个采用常规方法时其晶粒的晶体均一性非常差的多晶硅薄膜的示意图。
图2是表明本发明的单个腔室的结构的示意图。
图3是表明压力/温度与本发明制成的薄膜的晶体结构的折射率之间关系的曲线图。
图4和5是表明本发明的一个实施方案的形成为柱状的多晶硅薄膜晶体结构的示意图。
图6和7是表明本发明的另一个实施方案的形成为柱状的多晶硅薄膜晶体结构的示意图。
具体实施方式
下文中,将参照附图对本发明进行详细说明。
本发明涉及一种使用CVD方法在单个腔室中制造半导体器件中具有柱状细小晶体结构的多晶硅薄膜的方法。
一般而言,化学气相沉积(CVD)指这样一种过程,在该过程中提供一种源气体以引起与基底的化学反应,从而在半导体基底上形成薄膜。
下文中参照图2对在单个腔室中进行的CVD过程进行说明。
参见图2,首先,形成一个单个腔室11,其上部具有一个用于将源气体引入该腔室中的气体引入部分12。通过气体引入部分12引入的源气体通过喷头13喷入腔室11。
并且,其上将要沉积薄膜的晶片15被置于加热器14上。这种情况下,加热器14用加热器支撑物16支撑。沉积过程通过这样的薄膜制造装置进行,以制造一个沉积有薄膜的晶片,然后将该晶片通过在腔室11的侧壁上设置的一个真空口17取出。
在进行使用这种单晶片技术的化学气相沉积(CVD)过程时将SiH4气体引至腔室11中的晶片基底上方,从而使被热分解作用分解的反应气体流过置于加热器上的硅基底的表面,从而在晶片基底上沉积一层薄膜。
这种情况下,沉积过程所需的温度和压力条件在构成本发明的多个技术因素中是很重要的。
图3是表明压力/温度与本发明方法制成的硅薄膜的晶体结构的折射率之间关系的曲线图。
如图3所示,横坐标表示薄膜制造过程中设定的温度,纵坐标表示使得可确定晶片上沉积的薄膜的晶体性质的折射率(R.I)。
当折射率接近4.5时,硅薄膜生长为无定形态,而当折射率接近4.0时,硅薄膜形成为多晶态的晶体材料。
此外,晶体材料指在原子排列上具有三维周期性的固体。不具有这种三维周期性的固体被称作非晶体材料(即无定形材料)。采用这样的无定形态的半导体可包括无定形硅。由于这种无定形半导体可在较低温度下沉积在较大尺寸的基底上,因此它被用于薄膜晶体管中。
如图3所示,在一个硅薄膜的晶体结构中,在640℃至685℃的过程温度下,测得的折射率随压力发生变化。例如,可从图中看出,在沉积过程中将源气体均匀引入的情况下,当过程温度为650℃并且过程压力为10Torr以下时,测得的折射率值接近4.0,从而形成柱状多晶硅薄膜。另一方面,当沉积过程中的过程压力为100Torr以上时,测得的折射率值接近4.5,从而形成无定形硅薄膜。同时,可以从图中看出,在沉积过程中将源气体均匀引入的情况下,在温度在685℃以上时,尽管过程压力小于给定压力,但不再形成无定形硅薄膜。也即,可从图中了解到,可在685℃的温度和10Torr以下的压力下制成多晶硅薄膜,并且在过程压力为100Torr以上的处理条件下测得的折射率接近4.0。
此外,用表面粗糙度作为评价沉积的薄膜的性能的一个系数。在本发明中,使用原子力显微镜(AFM)并使用均方根(RMS)方法作为计算方法。结果是最优选的表面粗糙度为2。
图4和5示出了根据本发明一个实施方案的在685℃温度和10Torr压力下沉积的柱状多晶硅薄膜的晶体结构,图6和7示出了根据本发明另一个实施方案的在730℃温度和10Torr压力下制得的柱状多晶硅薄膜的晶体结构。
如上所述,使用SiH4(硅烷)作为本发明提出的源气体不偏离本发明的主旨,但也可使用Si2H6气体作为另一种源气体。相应地,本发明的另一种实施方案的特征是在恒定的温度和恒定的压力下形成柱状晶粒结构,并且其中等轴的晶粒结构与无定形硅薄膜相混合的晶体结构也在本发明的主旨中,或者形成一种无定形硅薄膜。
此外,使用SiH4(硅烷)作为本发明提出的源气体不偏离本发明的主旨,但也可使用Si2H6气体作为另一种源气体。相应地,本发明的另一种实施方案的特征是,当在恒定的温度和恒定的压力下形成柱状晶粒结构时,将H2作为一种杂质气体注入腔室中以控制过程压力均一,从而一种其中等轴的晶粒结构与无定形硅薄膜相混合的晶体结构在本发明的主旨中,或为一种无定形硅薄膜。
工业实用性
因此,根据本发明,通过使用SiH4(硅烷)作为硅源气体,在单晶片型腔室中进行化学气相沉积(CVD)过程而形成具有柱状细小晶体结构的多晶硅薄膜,并且保持过程温度和压力在一定水平以控制细小晶粒从而形成柱状多晶硅薄膜和均一的晶粒。因此,当所述薄膜被用作半导体闪存等的浮栅电极时,形成形状均一的晶粒,并且在一个晶粒与一个相邻的晶粒之间的晶粒边界区域--即相邻的晶粒相遇的区域--的较低部分处均一地形成毗邻隧穿氧化层的氧化物谷部分,从而保证半导体器件的寿命和可靠性。此外,当多晶硅薄膜的特性被用于DRAM、SRAM和LOGIC器件时,可以保证优良的器件特性,从而在利用该多晶硅薄膜制造半导体器件时获得提高的产率并改善器件特性。
尽管结合目前被作为示例性的实施方案描述本发明,然而,应认识到本发明不局限于这些公开的实施方案,而是相反地,意欲覆盖包括在所附的权利要求的主旨和范围内的多种变形和等同方案。
Claims (10)
1.一种通过使用单晶片技术的化学气相沉积(CVD)过程制造多晶硅薄膜的方法,其中在CVD过程中,使用SiH4(硅烷)气体作为硅源气体,并且过程温度设定在640℃至770℃之间。
2.权利要求1的方法,其中根据该薄膜制造方法的表面粗糙度为2。
3.权利要求1的方法,其中过程温度设定在640℃至680℃之间,并且过程压力设定为10Torr以下,从而薄膜的晶体结构为柱状。
4.权利要求1的方法,其中过程温度设定在640℃至680℃之间,并且过程压力设定在10Torr至50Torr之间,从而形成晶体的和无定形的硅薄膜。
5.权利要求1的方法,其中过程温度设定在640℃至680℃之间,并且过程压力设定为50Torr以上,从而形成无定形硅薄膜。
6.一种通过使用单晶片技术的化学气相沉积(CVD)过程制造多晶硅薄膜的方法,其中在CVD过程中,使用Si2H6气体作为硅源气体,并且过程温度设定在640℃至780℃之间。
7.权利要求6的方法,其中制造薄膜时的过程压力设定在10Torr至50Torr之间。
8.一种通过使用单晶片技术的化学气相沉积(CVD)过程制造多晶硅薄膜的方法,其中在CVD过程中,使用SiH4(硅烷)气体或Si2H6气体作为硅源气体,作为杂质气体的H2被同时注入腔室中,该过程中,过程压力设定在1Torr至50Torr之间。
9.权利要求1的方法,其中作为硅源气体的SiH4(硅烷)气体的流速设定在1SCCM至300SCCM之间。
10.一种使用权利要求1的方法的化学气相沉积(CVD)过程制造多晶硅薄膜的装置,包括:
具有一个气体引入部分12和一个真空口17的反应腔室11,该气体引入部分12位于该腔室的上部,用于将源气体通过其引入该反应腔室,并且该真空口17位于该腔室的侧壁,用于在薄膜沉积之后通过其将源气体排出;
一个用于将通过所述气体引入部分12引入所述腔室的源气体喷射的喷头13;
一个用于放置其上进行沉积的晶片的加热器14;
以及
一个用于支撑所述加热器的加热器支撑物16。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0115825 | 2005-11-30 | ||
KR1020050115825 | 2005-11-30 | ||
KR1020050115825A KR100769521B1 (ko) | 2005-11-30 | 2005-11-30 | 다결정 폴리실리콘 박막 제조방법 |
PCT/KR2006/004531 WO2007064087A1 (en) | 2005-11-30 | 2006-11-02 | Method of fabricating polycrystalline silicon thin film |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101317249A true CN101317249A (zh) | 2008-12-03 |
CN101317249B CN101317249B (zh) | 2012-03-28 |
Family
ID=38092398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2006800447659A Active CN101317249B (zh) | 2005-11-30 | 2006-11-02 | 制造多晶硅薄膜的方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20100035417A1 (zh) |
EP (1) | EP1955365A4 (zh) |
JP (1) | JP2009517549A (zh) |
KR (1) | KR100769521B1 (zh) |
CN (1) | CN101317249B (zh) |
WO (1) | WO2007064087A1 (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100943426B1 (ko) * | 2007-06-22 | 2010-02-19 | 주식회사 유진테크 | 박막 증착 방법 및 박막 증착 장치 |
KR100942961B1 (ko) * | 2007-10-24 | 2010-02-17 | 주식회사 하이닉스반도체 | 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법 |
JP5137670B2 (ja) * | 2008-04-23 | 2013-02-06 | 信越化学工業株式会社 | 多結晶シリコンロッドの製造方法 |
CN105097458A (zh) * | 2014-04-22 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种多晶硅薄膜的沉积方法 |
CN107916328A (zh) * | 2017-11-22 | 2018-04-17 | 五河县黄淮粮油机械有限公司 | 一种面粉机磨辊表面激光喷丸的方法 |
US20220320319A1 (en) * | 2021-03-31 | 2022-10-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method of the same |
FR3136191A1 (fr) * | 2022-06-07 | 2023-12-08 | Safran Ceramics | Procédé de revêtement |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900007686B1 (ko) * | 1986-10-08 | 1990-10-18 | 후지쓰 가부시끼가이샤 | 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법 |
JPH02208293A (ja) * | 1989-02-08 | 1990-08-17 | Kanazawa Univ | 多結晶シリコン膜の製造方法 |
US5695819A (en) * | 1991-08-09 | 1997-12-09 | Applied Materials, Inc. | Method of enhancing step coverage of polysilicon deposits |
JP2636817B2 (ja) * | 1995-10-27 | 1997-07-30 | 株式会社日立製作所 | 枚葉式薄膜形成法および薄膜形成装置 |
US5888853A (en) * | 1997-08-01 | 1999-03-30 | Advanced Micro Devices, Inc. | Integrated circuit including a graded grain structure for enhanced transistor formation and fabrication method thereof |
JP2000183346A (ja) * | 1998-12-15 | 2000-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
US6255200B1 (en) * | 1999-05-17 | 2001-07-03 | International Business Machines Corporation | Polysilicon structure and process for improving CMOS device performance |
JP2001168031A (ja) * | 1999-12-10 | 2001-06-22 | Sony Corp | 多結晶シリコン層およびその成長方法ならびに半導体装置 |
JP4207548B2 (ja) * | 2002-11-28 | 2009-01-14 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ |
US6991999B2 (en) * | 2001-09-07 | 2006-01-31 | Applied Materials, Inc. | Bi-layer silicon film and method of fabrication |
KR100457455B1 (ko) * | 2002-10-17 | 2004-11-17 | 디지웨이브 테크놀러지스 주식회사 | 박막 증착 속도를 조절하는 샤워헤드를 구비한 화학 기상증착 장치. |
-
2005
- 2005-11-30 KR KR1020050115825A patent/KR100769521B1/ko active IP Right Grant
-
2006
- 2006-11-02 JP JP2008543175A patent/JP2009517549A/ja active Pending
- 2006-11-02 WO PCT/KR2006/004531 patent/WO2007064087A1/en active Application Filing
- 2006-11-02 US US12/095,729 patent/US20100035417A1/en not_active Abandoned
- 2006-11-02 CN CN2006800447659A patent/CN101317249B/zh active Active
- 2006-11-02 EP EP06812370A patent/EP1955365A4/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP1955365A1 (en) | 2008-08-13 |
CN101317249B (zh) | 2012-03-28 |
JP2009517549A (ja) | 2009-04-30 |
EP1955365A4 (en) | 2011-05-04 |
US20100035417A1 (en) | 2010-02-11 |
WO2007064087A1 (en) | 2007-06-07 |
KR100769521B1 (ko) | 2007-11-06 |
KR20070056766A (ko) | 2007-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9758865B2 (en) | Silicon film forming method, thin film forming method and cross-sectional shape control method | |
CN101317249B (zh) | 制造多晶硅薄膜的方法 | |
JP2938361B2 (ja) | 薄膜トランジスタのための多段階cvd法 | |
JPH06283454A (ja) | Cvdにより大面積のガラス基板上に高堆積速度でシリコン窒化薄膜を堆積する方法 | |
KR100299784B1 (ko) | 요철상폴리실리콘층의형성방법및이방법의실시에사용되는기판처리장치와반도체메모리디바이스 | |
US7521341B2 (en) | Method of direct deposition of polycrystalline silicon | |
US6605520B2 (en) | Method of forming silicon-germanium film | |
JP6322305B2 (ja) | 薄膜の成膜方法 | |
US6943089B2 (en) | Semiconductor device manufacturing method and semiconductor manufacturing apparatus | |
KR100943426B1 (ko) | 박막 증착 방법 및 박막 증착 장치 | |
JP3294438B2 (ja) | 多結晶半導体薄膜の形成方法およびそれを用いた薄膜トランジスタの形成方法 | |
GB2326648A (en) | Growth of polycrystalline silicon film by raising temperature during deposition | |
US20100203243A1 (en) | Method for forming a polysilicon film | |
KR100345674B1 (ko) | 성장형 디펙트를 이용한 반도체 소자의 전하저장 전극형성방법 | |
KR20090115355A (ko) | 극미세 결정립 폴리 실리콘 박막 증착 방법 | |
CN111048416A (zh) | 多晶硅薄膜的沉积方法 | |
GB2335929A (en) | Deposition using a movable screening means | |
JPH0513337A (ja) | 半導体薄膜製造方法 | |
KR20020080028A (ko) | 급속가열화학증착장치 및 그 장치를 이용한 기판 및박막제조방법 | |
KR20000052005A (ko) | 고밀도 플라즈마를 이용한 다결정 실리콘 및 도핑된 다결정 실리 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |