CN101304020B

CN101304020B - 一种用于检测芯片制成缺陷的测试机构及其制作方法

Info

Publication number: CN101304020B
Application number: CN200710040536A
Authority: CN
Inventors: 章鸣; 苏凤莲; 陈强; 梁山安
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2010-05-12
Anticipated expiration: 2027-05-11
Also published as: CN101304020A

Abstract

本发明提供一种用于检测芯片制成缺陷的测试机构，包括：测试端口，包括正极测试端口及负极测试端口；隔离层；若干多晶硅栅极，各个多晶硅栅极不相交地铺设在所述隔离层上；若干多晶硅接触孔，各个多晶硅接触孔设置在所述隔离层上、未铺设多晶硅栅极的地方；及若干数位线，各数位线不相交、分别连接数个多晶硅接触孔；各数位线的一部分接入所述正极测试端口，另一部分接入所述负极测试端口。本测试机构与DRAM芯片同时生产，利用DRAM芯片的制成本身，使用该测试机构来发现DRAM芯片中BPSG的制成是否完好；大大缩短了发现问题的时间，使得可能造成的影响降低。

Description

一种用于检测芯片制成缺陷的测试机构及其制作方法

技术领域

本发明属于芯片测试领域，涉及一种芯片测试机构，尤其涉及一种用于检测芯片制成缺陷的测试机构及其制作方法。

背景技术

随着现代社会生活的日新月异，各种电子产品相继融入现代社会的生活中，带给用户很多便利。这些电子产品均配置不同的芯片，而芯片是将晶体管、二极管、电阻器及电容器等电路元件聚集于晶片上，形成完整的逻辑电路，以达到控制、计算或记忆等功能，让电子产品得以发挥其功用并加以处理用户的各种事务，相当方便。

现有的DRAM(动态随机存取存储器)的结构有一部分是堆叠式(Stack)的。堆叠式结构的DRAM经常会发生因为BPSG(硼磷硅玻璃)制成不稳定而造成台阶覆盖能力减弱，在两个相邻的多晶硅栅极(Poly gate)之间有一个空洞(void)产生，进而形成BPSG空洞的状况。在随后的制成中多晶硅(Poly)会填入上述空洞中，会造成相邻两个存储单元(bit)的漏电(leakagefail)，使得产品的良率大幅下降，造成很大损失。

这种问题产生的原因主要是BPSG的相关制成产生了漂移，使得BPSG的台阶覆盖能力减弱。由于DRAM产品的生产周期比较长，一般都要2-3月，如果等到产品全部做完才发现这个问题，造成的损失会非常的大。如何能在早期快速的发现BPSG void(硼磷硅玻璃空洞)的产生，成为解决这个问题的关键所在。

发明内容

本发明的目的是提供一种用于检测芯片制成缺陷的测试机构，可以较早检测到芯片的硼磷硅玻璃空洞问题。

另外，还提供一种上述芯片测试机构的制作方法。

为了实现上述目的，本发明提供一种用于检测芯片制成缺陷的测试机构，包括：测试端口，包括：正极测试端口及负极测试端口；隔离层；若干多晶硅栅极，各个多晶硅栅极不相交地铺设在所述隔离层上；若干多晶硅接触孔，各个多晶硅接触孔设置在所述隔离层上、未铺设多晶硅栅极的地方；及若干数位线，各数位线不相交、分别连接数个多晶硅接触孔，各数位线的一部分接入所述正极测试端口，另一部分接入所述负极测试端口。

作为本发明的一种优选方式，在各数位线根据位置关系的有序排列中，奇数位数位线与偶数位数位线分别接入两测试端口。

作为本发明的一种优选方式，所述测试机构还包括两金属连接线，在两金属连接线上分别设置连接数位线的端口；所述两金属连接线分别把奇数位数位线与偶数位数位线连接到相应的测试端口。

作为本发明的一种优选方式，所述各个多晶硅栅极成条状、平行地排列于所述隔离层上。

作为本发明的一种优选方式，每相邻两个多晶硅栅极的间距不超过0.3微米。

作为本发明的一种优选方式，所述各个多晶硅接触孔分成若干个多晶硅接触孔组，每组包括至少一个多晶硅接触孔；多晶硅接触孔组设置在两个相邻的多晶硅栅极之间，与多晶硅栅极平行放置。

作为本发明的一种优选方式，每两个相邻的多晶硅栅极之间均设置一个多晶硅接触孔组。

作为本发明的一种优选方式，每组多晶硅接触孔的数目相等；同一组多晶硅接触孔中，每相邻的两个多晶硅接触孔的间距相等；各组多晶硅接触孔整齐排列，即每列的第N个多晶硅接触孔均与其他列的第N个多晶硅接触孔在同一直线上，其中，N为大于0小于等于每组多晶硅接触孔数目的整数；所述各个数位线成条状、平行地排列于所述隔离层上。

作为本发明的一种优选方式，同一组、每相邻的两个多晶硅接触孔的间距不超过0.25微米。

作为本发明的一种优选方式，所述隔离层为氧化硅材料的浅沟槽隔离制成；所述多晶硅栅极的材料为硼磷硅玻璃。

一种上述测试机构的制作方法，所述制作方法包括以下步骤：

A、放置隔离层，在隔离层上铺设若干多晶硅栅极；

B、在两个相邻的多晶硅栅极之间设置若干多晶硅接触孔；

C、用若干数位线分别连接数个多晶硅接触孔，各数位线不相交；

D、把各数位线的一部分接入所述正极测试端口，另一部分接入所述负极测试端口

作为本发明的一种优选方式，在各数位线根据位置关系的有序排列中，把奇数位数位线与偶数位数位线分别接入测试机构的两测试端口。

作为本发明的一种优选方式，所述制作方法还包括步骤E：设置两金属连接线，在两金属连接线上分别设置连接数位线的端口，通过所述端口与数位线连接；所述两金属连接线分别把奇数位数位线与偶数位数位线连接到相应的测试端口。

作为本发明的一种优选方式，步骤A中，所述各个多晶硅栅极成条状、平行地排列于所述隔离层上；每相邻两个多晶硅栅极的间距不超过0.3微米。

作为本发明的一种优选方式，步骤B中，所述各个多晶硅接触孔分成若干个多晶硅接触孔组，每组包括至少一个多晶硅接触孔；多晶硅接触孔组设置在两个相邻的多晶硅栅极之间，与多晶硅栅极平行放置。

作为本发明的一种优选方式，每组多晶硅接触孔的数目相等；同一组多晶硅接触孔中，每相邻的两个多晶硅接触孔的间距相等；各组多晶硅接触孔整齐排列，即每列的第N个多晶硅接触孔均与其他列的第N个多晶硅接触孔在同一直线上，其中，N为大于0小于等于每组多晶硅接触孔数目的整数。

与现有技术相比，本发明揭示的用于检测芯片制成缺陷的测试机构，主要针对堆叠式结构的DRAM芯片测试，其有益效果：

1、本测试机构与DRAM芯片同时生产，利用DRAM芯片的制成本身，使用新设计的测试机构来发现DRAM芯片中BPSG(硼磷硅玻璃)的制成是否完好；可以很方便的用非全制成硅片(short loop wafer)来模拟真实的产品生产条件，并加以测试判定。非全制成硅片(short loop wafer)生产时间一般为几天到十几天，而全制成硅片(full process wafer)生产时间长达2-3个月，使用非全制成硅片(short loop wafer)大大缩短了发现问题的时间，使得可能造成的影响降低。

2、本发明使用严格的设计规则，可以对BPSG void(硼磷硅玻璃空洞)的状况进行很好的检测。

3、本发明测试机构的电性测试简单易行，用Vramp(加电压测试从0伏开始加，一直到测试结构被击穿为止)测试或者单点电压测试都能很好的检测多晶硅接触孔(Poly contact)之间的漏电状况。

附图说明

图1是实施例一中制作方法步骤1完成后测试机构的结构示意图。

图2是实施例一中制作方法步骤2完成后测试机构的结构示意图。

图3是实施例一中制作方法步骤3完成后测试机构的结构示意图。

图4是实施例一中本发明测试机构的结构示意图。

具体实施方式

以下结合附图及实施例对本发明进行详细说明。

实施例一

本实施例中的测试机构主要用于堆叠式结构的DRAM芯片的测试。

本发明揭示了一种用于检测芯片制成缺陷的测试机构，该测试机构与DRAM芯片同时生产，以保证被测试的测试机构中的BPSG(硼磷硅玻璃)与所生产的芯片的BPSG一致。通过测试测试机构即可得知DRAM芯片的BPSG是否出现空洞。

请参与图4，图4为本发明揭示的用于检测芯片制成缺陷的测试机构，主要包括隔离层1、若干个多晶硅栅极2、若干列多晶硅接触孔3、若干条数位线4、两条金属连接线61、62及正极测试端口71、负极测试端口72。金属连接线61的一端接入正极测试端口71，金属连接线62的一端接入负极测试端口72。

如图所示，本实施例中，各个多晶硅栅极2成条状、平行地排列于所述隔离层1上，每两个相邻的多晶硅栅极2的间距相等，本实施例中，其间距为0.2微米。在相邻的两个多晶硅栅极2之间设置有一列多晶硅接触孔3，每列多晶硅接触孔3的数目相等；另外，在最外侧的两个多晶硅栅极2的外侧还分别设置有一列多晶硅接触孔3。

同一列的多晶硅接触孔3中，每相邻的两个多晶硅接触孔3的间距相等，本实施例中，其间距为0.15微米；同时，各列多晶硅接触孔3整齐排列，即每列的第N个多晶硅接触孔3均与其他列的第N个多晶硅接触孔3在同一直线上(因多晶硅接触孔3太小，这里以线代指面)。

数位线4用于连接上述位于同一直线上的接触孔3，把上述接触孔3连接起来.各个数位线4与多晶硅栅极2垂直设置，在各数位线4根据位置关系的有序排列中(如图4中从上至下的有序排列)，奇数位与偶数位的数位线4交叉设置、分别接入两金属连接线61、62.本实施例中，奇数位的数位线4接入金属连接线61，进而与正极测试端口71连接；偶数位的数位线4接入金属连接线62，进而与负极测试端口72连接.金属连接线61、62上设置有若干连接数位线4的端口5，用以连接数位线4.

作为本发明的一种较佳的实施例，本实施例中，所述隔离层1为氧化硅材料的浅沟槽隔离制成(STI)；多晶硅栅极2的材料为硼磷硅玻璃(BPSG)，即本发明主要测试的内容；数位线4的材料为钨；而正极测试端口71、负极测试端口72均设置在铝垫上。

测试机构主要测试芯片中硼磷硅玻璃(BPSG)的台阶覆盖能力；台阶覆盖能力指半导体材料的填缝隙的能力，如果填缝隙能力不好，就会填不实，在缝隙里有小的空洞，通常称为“void”。在随后的制成中多晶硅会填入上述空洞中，引起相邻两个存储单元的漏电，如果该现象发生在集成电路中，就会使电路失效，上述小孔对产品的性能产生很大影响。

下面介绍本发明测试机构的工作原理：

请继续参阅图4，图中奇数位的数位线4接入正极测试端口71，偶数位的数位线4接入负极测试端口72；两个相邻的数位线4之间不接触。分别给正极测试端口71、负极测试端口72施加电压。因为每两个相邻的数位线4之间不接触，如果检测不到电流经过，则证明被检测的芯片的中硼磷硅玻璃(BPSG)的台阶覆盖能力较佳。

如果在测试时检测到有电流流过，则可以证明多晶硅接触孔(Polycontact)间有漏电的情况。如，多晶硅栅极单元21与多晶硅栅极单元22之间有漏电，则数位线41、数位线42在两电压之间形成一通路，数位线41及数位线42之间有电流经过，从而得已印证其漏电。

电性测试可以用Vramp测试或者单点电压测试。Vramp测试的方法为：加电压测试从0伏开始加，一直到测试结构被击穿为止。如果被击穿时间越长，则证明芯片的性能越好。

使用了本测试机构之后，可以有效缩短发现问题的时间，使得可能造成的影响降低。

由于没有现有的测试机构，现介绍上述芯片测试机构的制作方法。

上述芯片测试机构的制作方法，包括以下步骤：

1、请继续参阅图1，首先放置隔离层1，在隔离层1上平行地铺设若干多晶硅栅极2，每相邻的两个多晶硅栅极2的距离相等，其间距为0.2微米。

2、请继续参阅图2，在两个相邻的多晶硅栅极2之间设置一列晶硅接触孔3，每列多晶硅接触孔3的数目相等；另外，在最外侧的两个多晶硅栅极2的外侧还分别设置有一列多晶硅接触孔3。同一列的多晶硅接触孔3中，每相邻的两个多晶硅接触孔3的间距相等，本实施例中，其间距为0.15微米。同时，各列多晶硅接触孔3整齐排列，即每列的第N个接触孔3均与其他列的第N个接触孔3在同一直线上；其中，N为整数、且大于0小于等于每组多晶硅接触孔数目。

3、请继续参阅图3，用若干数位线4分别连接步骤2中不同列、在同一直线上的多晶硅接触孔3。在各数位线4根据位置关系的有序排列中，把奇数位数位线4与偶数位数位线4分别引到不同的方向。

4、请继续参阅图4，设置两金属连接线61、62，在两金属连接线61、62上分别设置连接数位线4的端口5，通过所述端口5与数位线4连接；所述两金属连接线61、62分别把奇数位数位线与偶数位数位线连接到相应的测试端口。本实施例中，奇数位的数位线4接入金属连接线61，进而与正极测试端口71连接；偶数位的数位线4接入金属连接线62，进而与负极测试端口72连接。

实施例二

本实施例与实施例一的区别在于，本实施例中，每相邻的两个多晶硅栅极的间距为0.3微米；同一列的多晶硅接触孔中，每相邻的两个多晶硅接触孔的间距为0.25微米。

以上实施例仅用以说明而非限制本发明的技术方案。如，每两个相邻的多晶硅栅极的距离可以不等；每列多晶硅接触孔中，每相邻的两个多晶硅接触孔的间距可以不同。另外，各个多晶硅栅极也可以不平行地设置。不脱离本发明精神和范围的任何修改或局部替换，均应涵盖在本发明的权利要求范围当中。

Claims

1.一种用于检测芯片制成缺陷的测试机构，其特征在于，其包括：

测试端口，包括正极测试端口及负极测试端口；

隔离层；

一个以上多晶硅栅极，各个多晶硅栅极不相交地铺设在所述隔离层上；

一个以上多晶硅接触孔，各个多晶硅接触孔设置在所述隔离层上、未铺设多晶硅栅极的地方；及

一条以上数位线，各数位线不相交、分别连接数个多晶硅接触孔；各数位线的一部分接入所述正极测试端口，另一部分接入所述负极测试端口。

2.如权利要求1所述的用于检测芯片制成缺陷的测试机构，其特征在于，在各数位线根据位置关系的有序排列中，奇数位数位线与偶数位数位线分别接入两测试端口。

3.如权利要求1所述的用于检测芯片制成缺陷的测试机构，其特征在于，所述测试机构还包括两金属连接线，在两金属连接线上分别设置连接数位线的端口；所述两金属连接线分别把奇数位数位线与偶数位数位线连接到相应的测试端口。

4.如权利要求1所述的用于检测芯片制成缺陷的测试机构，其特征在于，所述各个多晶硅栅极成条状、平行地排列于所述隔离层上。

5.如权利要求4所述的用于检测芯片制成缺陷的测试机构，其特征在于，每相邻两个多晶硅栅极的间距不超过0.3微米。

6.如权利要求1或2或3或4或5所述的用于检测芯片制成缺陷的测试机构，其特征在于，所述各个多晶硅接触孔分成一个以上多晶硅接触孔组，每组包括至少一个多晶硅接触孔；多晶硅接触孔组设置在两个相邻的多晶硅栅极之间，与多晶硅栅极平行放置。

7.如权利要求6所述的用于检测芯片制成缺陷的测试机构，其特征在于，每两个相邻的多晶硅栅极之间均设置一个多晶硅接触孔组。

8.如权利要求7所述的用于检测芯片制成缺陷的测试机构，其特征在于，每组多晶硅接触孔的数目相等；同一组多晶硅接触孔中，每相邻的两个多晶硅接触孔的间距相等；各组多晶硅接触孔整齐排列，即每列的第N个多晶硅接触孔均与其他列的第N个多晶硅接触孔在同一直线上，其中，N为整数、且大于0小于等于每组多晶硅接触孔数目；所述各个数位线成条状、平行地排列于所述隔离层上。

9.如权利要求8所述的用于检测芯片制成缺陷的测试机构，其特征在于，同一组、每相邻的两个多晶硅接触孔的间距不超过0.25微米。

10.如权利要求1或2或3或4或5所述的用于检测芯片制成缺陷的测试机构，其特征在于，所述隔离层为氧化硅材料的浅沟槽隔离制成；所述多晶硅栅极的材料为硼磷硅玻璃。

11.一种如权利要求1所述测试机构的制作方法，其特征在于，所述制作方法包括以下步骤：

A、放置隔离层，在隔离层上铺设若干多晶硅栅极；

B、在两个相邻的多晶硅栅极之间设置若干多晶硅接触孔；

C、用一条以上数位线分别连接数个多晶硅接触孔，各数位线不相交；

12.如权利要求11所述的制作方法，其特征在于，步骤D中，在各数位线根据位置关系的有序排列中，把奇数位数位线与偶数位数位线分别接入测试机构的两测试端口。

13.如权利要求12所述的制作方法，其特征在于，所述制作方法还包括步骤E：设置两金属连接线，在两金属连接线上分别设置连接数位线的端口，通过所述端口与数位线连接；所述两金属连接线分别把奇数位数位线与偶数位数位线连接到相应的测试端口。

14.如权利要求11或12或13所述的制作方法，其特征在于，步骤A中，所述各个多晶硅栅极成条状、平行地排列于所述隔离层上；每相邻两个多晶硅栅极的间距不超过0.3微米。

15.如权利要求11或12或13所述的制作方法，其特征在于，步骤B中，所述各个多晶硅接触孔分成一个以上多晶硅接触孔组，每组包括至少一个多晶硅接触孔；多晶硅接触孔组设置在两个相邻的多晶硅栅极之间，与多晶硅栅极平行放置。

16.如权利要求15所述的制作方法，其特征在于，每相邻的两个多晶硅栅极之间均设置一个多晶硅接触孔组。

17.如权利要求16所述的制作方法，其特征在于，每组多晶硅接触孔的数目相等；同一组多晶硅接触孔中，每相邻的两个多晶硅接触孔的间距相等；各组多晶硅接触孔整齐排列，即每列的第N个多晶硅接触孔均与其他列的第N个多晶硅接触孔在同一直线上，其中，N为整数、且大于0小于等于每组多晶硅接触孔数目。

18.如权利要求17所述的制作方法，其特征在于，同一组、每相邻的两个多晶硅接触孔的间距不超过0.25微米。

19.如权利要求11或12或13所述的制作方法，其特征在于，所述隔离层为氧化硅材料的浅沟槽隔离制成；所述多晶硅栅极的材料为硼磷硅玻璃。