CN103915325B - 使用沟道自对准硅化物布线层的方法 - Google Patents

使用沟道自对准硅化物布线层的方法 Download PDF

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Abstract

本发明涉及使用沟道自对准硅化物布线层的方法，所揭露的是使用分段式沟道自对准硅化物层(segmented trench salicide layer)而能选择性连接鳍结构(fin structure)的方法以及所产生的装置(resulting device)。具体实施例包括：在基底上提供至少一个栅极结构；提供依垂直方向与至少一个栅极结构相交的第一与第二鳍结构；以及提供自对准硅化物层的第一区段(segment)，第一区段沿着水平方向形成并且与第二鳍结构连接以及与第一鳍结构分离。

Description

使用沟道自对准硅化物布线层的方法
技术领域
本揭露关于利用沟道自对准硅化物层对晶体管布线连接的半导体装置的制造。本揭露尤其适用于针对20奈米(nm)技术及以后(and beyond)节点利用单侧接触多晶硅线距(pitch)的设计。
背景技术
在制造半导体装置时，标准单元(standard cell)是设计逻辑的建构方块。然而，降低标准单元的形成尺寸(resulting size)需要特征的逻辑缩减，其特别在20nm技术及以后节点受到限制。这依次导致功率、效能(performance)、以及漏电的损耗。然而，传统方法使用不同主动区尺寸以最佳化晶体管尺寸，其阻碍对于标准单元有效的特征逻辑缩减。在如20nm及14nm等具有鳍式场效晶体管(finfet transistor)的先进节点中，装置尺寸得以量化，并且电路功率、效能、以及漏电必需借由选择适用于给定电路的鳍数目而予以最佳化。然而，从主动鳍移除虚拟鳍(dummy fin)可能会面临图样化与蚀刻导致鳍变异更大的风险。
因此，能够最佳化电路鳍数目的方法及所产生装置存在必要性。
发明内容
本揭露的一态样为使用沟道自对准硅化物层，尤其是利用与第一鳍结构连接并且与第二鳍结构分离的自对准硅化物层区段，选择性连接特征的方法。
本揭露的另一态样为尤其是具有与第一鳍结构连接并且与第二鳍结构分离的自对准硅化物层区段的装置。
本揭露的另外态样及其它特征将在底下说明中提出并且对于具有本技术普通技能的人士在检视下文后于某种程度将是显而易知或可由本揭露的实践得到学习。本揭露的优点可如权利要求中所特别指出而予以实现并且获得。
根据本揭露，可某种程度达到某些技术功效的方法包括：在基底上提供至少一个栅极结构；提供依垂直方向与至少一个栅极结构相交的第一与第二鳍结构；以及提供自对准硅化物层的第一区段，第一区段沿着水平方向形成以及与第二鳍结构连接并且与第一鳍结构分离。
态样包括提供沿着水平方向形成并且借由至少一个栅极结构与第一区段垂直分离的自对准硅化物层的第二区段，第二区段与第一鳍结构连接并且与第二鳍结构分离。进一步态样包括：提供与至少一个栅极结构相交的第三、第四、第五、以及第六鳍结构，第二鳍结构与第一和第三鳍结构分离，第四鳍结构与第一和第五鳍结构分离，并且第五鳍结构与第四和第六鳍结构分离；提供沿着水平方向形成的自对准硅化物层的第一、第二、以及第三组区段，第一、第二、以及第三组每一个都具有不同的垂直位置，借由至少一个栅极结构的栅极结构而彼此分离，其中第二组分开第一与第三组，以及第一组包括第一区段；提供具有与第二和第三鳍结构连接的第一区段、与第四鳍结构连接的区段以及与第五和第六鳍结构连接的区段的第一组；提供具有与第一鳍结构连接的区段、与第二和第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第二组；以及提供具有与第一鳍结构连接的区段、与第二和第三鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第三组。某些态样包括在基底上提供具有第一与第二拉降(PD)、沟道栅(PG)(pass gate)、以及拉升(PU)晶体管的静态随机存取内存(SRAM)位单元，第一组区段在第一PD、PG、以及PU晶体管上形成并且第三组区段在第二PD、PG、以及PU晶体管上形成，其中第一区段位于第一PG晶体管上。另外的态样包括：提供与至少一个栅极结构相交的第三、第四、第五、以及第六鳍结构，第三鳍结构将第二与第四鳍结构分开，并且第五鳍结构将第四与第六鳍结构分开；提供沿着水平方向形成的第一、第二、以及第三组自对准硅化物层区段，第一、第二、以及第三组中每一个都具有不同的垂直位置，借由至少一个栅极结构而彼此分离，其中第二组将第一与第三组分开，并且第一组包括第一区段；提供具有与第二鳍结构连接的第一区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第一组；提供具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第二组；以及提供具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、以及与第五鳍结构连接的区段的第三组。进一步态样包括在基底上提供具有第一和第二PD、PG、以及PU晶体管的SRAM位单元，第一组区段在第一PD、PG、以及PU晶体管上形成并且第三组区段在第二PD、PG、以及PU晶体管上形成，其中第一区段位于第一PG晶体管上。某些态样包括：在基底上提供只读存储器(ROM)位单元，第二鳍结构和第一区段在ROM位单元上形成；以及提供沿着水平方向形成的沟道自对准硅化物层第二区段借由予以连接或与第二鳍结构分离而指示ROM位单元的状态，第一和第二区段在基底上具有不同的垂直位置，并且借由至少一个栅极结构的栅极结构而彼此分离。另外的态样包括方法，其中自对准硅化物层为沟道自对准硅化物层，方法更包括：提供依垂直方向具有相等并且未中断的跨距的第一与第二鳍结构；以及在基底上提供与自对准硅化物层分开的第三鳍结构。进一步态样包括方法，其中第二鳍结构基于与自对准硅化物层连接而含括在网表内并且第一鳍结构基于与自对准硅化物层分开而排除在网表外。
本揭露的另一态样为装置，其具有：位于基底上的至少一个栅极结构；依垂直方向与至少一个栅极结构相交的第一与第二鳍结构；以及自对准硅化物层的第一区段，第一区段沿着水平方向形成以及与第二鳍结构连接并且与第一鳍结构分离。
态样包括装置，其具有沿着水平方向形成并且借由至少一个栅极结构与第一区段垂直分离的自对准硅化物层的第二区段，第二区段与第一鳍结构连接并且与第二鳍结构分离。某些态样包括装置，其具有：与至少一个栅极结构相交的第三、第四、第五、以及第六鳍结构，第二鳍结构与第一和第三鳍结构分离，第四鳍结构与第一和第五鳍结构分离，并且第五鳍结构与第四和第六鳍结构分离；具有与第二和第三鳍结构连接的第一区段、与第四鳍结构连接的区段以及与第五和第六鳍结构连接的区段的第一组区段；具有与第一鳍结构连接的区段、与第二和第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第二组区段；以及具有与第一鳍结构连接的区段、与第二和第三鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第三组区段，其中第一、第二、以及第三组区段沿着水平方向形成，第一、第二、以及第三组中每一个都具有不同的垂直位置，借由至少一个栅极结构的栅极结构而彼此分离，并且第二组将第一与第三组分开。进一步态样包括装置，其具有：与至少一个栅极结构相交的第三、第四、第五、以及第六鳍结构，第三鳍结构将第二与第四鳍结构分开，并且第五鳍结构将第四与第六鳍结构分开；具有与第二鳍结构连接的第一区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第一组区段；具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第二组区段；以及具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、以及与第五鳍结构连接的区段的第三组区段，其中第一、第二、以及第三组区段沿着水平方向形成，第一、第二、以及第三组中每一个都具有不同的垂直位置，借由至少一个栅极结构而彼此分离，并且第二组将第一与第三组分开。另外的态样包括装置，其具有第一与第二PD、PG、以及PU晶体管的SRAM位单元，第一组区段在第一PD、PG、以及PU晶体管上形成并且第三组区段在第二PD、PG、以及PU晶体管上形成，其中第一区段位于第一PG晶体管上。某些态样包括装置，其具有ROM位单元，第二鳍结构和第一区段在ROM位单元上形成；以及沿着水平方向形成的沟道自对准硅化物层的第二区段，借由予以连接或与第二鳍结构分离而指示ROM位单元的状态，第一和第二区段在基底上具有不同的垂直位置，并且借由至少一个栅极结构的栅极结构而彼此分离。进一步态样包括装置，其中：自对准硅化物层为沟道自对准硅化物层，以及第一与第二鳍结构依垂直方向具有相等并且未中断的跨距，并且其中设备再包含在基底上与自对准硅化物层分开的第三鳍结构。
本揭露的另一态样为方法，其包括：在基底上提供多个栅极结构；提供依垂直方向与栅极结构相交的第一、第二、第三、第四、第五、以及第六鳍结构，每一个都依垂直方向具有相等并且未中断的跨距，第二鳍结构将第一与第三鳍结构分开，第四鳍结构将第三与第五鳍结构分开，第五鳍结构将第四与第六鳍结构分开；提供在基底上具有第一与第二拉降(PD)、沟道栅(PG)、和拉升(PU)晶体管的第一静态随机存取内存(SRAM)位单元以及在基底上具有第三与第四PD、PG、和PU晶体管的第二SRAM位单元；提供沿着水平方向形成的沟道自对准硅化物层的第一组区段，第一组具有在第一PD晶体管上与第一和第二鳍结构连接的区段、在第一PU晶体管上与第三鳍结构连接的区段、在第一PG晶体管上与第五和第六鳍结构连接的区段；提供沿着水平方向形成的沟道自对准硅化物层第二组区段，第二组具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段；提供沿着水平方向形成的沟道自对准硅化物层的第三组区段，第三组具有在第二PG晶体管上与第一和第二鳍结构连接的区段、在第二PU晶体管上与第四鳍结构连接的区段、在第二PD晶体管上与第五和第六鳍结构连接的区段；提供沿着水平方向形成的沟道自对准硅化物层的第四组区段，第四组具有在第三PD晶体管上与第一和第二鳍结构连接的区段、在第三PU晶体管上与第三鳍结构连接的区段、在第一PG晶体管上与第五鳍结构连接的区段；提供沿着水平方向形成的沟道自对准硅化物层的第五组区段，第五组具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段；以及提供沿着水平方向形成的沟道自对准硅化物层的第六组区段，第六组具有在第四PG晶体管上与第二鳍结构连接的区段、在第四PU晶体管上与第四鳍结构连接的区段、在第四PD晶体管上与第五和第六鳍结构连接的区段，其中第二组将第一和第三组分开，第三组将第二和第四组分开，第四组将第三和第五组分开，以及第五组将第四和第六组分开，以及第一、第二、第三、第四、第五、和第六组在基底上具有不同的垂直位置，并且每一个都借由栅极结构的栅极结构而彼此分离。
某些态样包括提供依垂直方向与基底上分离自沟道自对准硅化物层的栅极结构相交的第七鳍结构。另外的态样包括方法，其中第七鳍结构基于与沟道自对准硅化物层分开而排除在网表外。某些态样包括：在基底上提供ROM位单元，第一鳍结构在ROM位单元上形成；在ROM位单元上提供沿着水平方向形成并且与第一鳍结构连接的沟道自对准硅化物层的第一区段；以及提供沿着水平方向形成的沟道自对准硅化物层的第二区段，借由予以连接或与第一鳍结构分离而指示ROM位单元的状态，第一和第二区段在基底上具有不同的垂直位置，并且借由栅极结构的栅极结构而彼此分离。
本揭露另外的态样及技术功效对于熟悉本技术的人士经由底下的详细说明将变得显而易知，其中本揭露的具体实施例单纯地借由深思后用以实施本揭露最佳模式的描述予以说明。将了解的是，本揭露能够有其它及不同的具体实施例，并且其许多细节能以各种明显态样作改进，全部都不违背本揭露。因此，图式及说明视为描述性本质而非具有限制性。
附图说明
本揭露借由附图的图标中的实施例予以描述，而非限制，其中相称符号意指类似组件，以及其中：
图1A及1B根据示例性具体实施例示意性描述利用自对准硅化物层区段的SRAM位单元(bitcell)；
图2A和2B根据示例性具体实施例示意性描述利用自对准硅化物层区段的ROM位单元；
图3根据示例性具体实施例示意性描述利用自对准硅化物层区段合并(merge)两个主动鳍；
图4根据示例性具体实施例示意性描述利用自对准硅化物层区段致能网表(netlist)内晶体管的缩减(reduction)。
符号说明
101 栅极结构
103、203、405、303、305、307 鳍结构
105a、105b 第一组区段 107 第二组区段
109a、109b 第三组区段 111 主动(RX)区
113 PU晶体管 115 PG晶体管
117 PD晶体管 119 切口
121、123、125a、125b、127、129、131、133、135a、135b、137、139 区段
201、301 RX区 205、207 接触部
209、313 栅极结构 211 栅极接触部(CB)
211a、213 沟道自对准硅化物区段
309、311、CA 接触部 315 自对准硅化物区段
317 硅化物区段 400 晶体管
401 主动区 403 沟道自对准硅化物
407 CA V0 导孔。
具体实施方式
在底下说明中，为了解释目的，许多特定细节的提出是为了提供示例性具体实施例以供透彻理解。然而，应该显而易知的是，示例性具体实施例可不需特定细节或利用均等列置(arrangement)予以实践。在其它实例(instance)中，广为人知的结构和装置以方块图形式表示以避免对示例性具体实施例造成不必要的混淆。另外，除非另有指示，本说明书及权利要求里所有陈述数量、比率、以及要素(ingredient)、反应条件等等数值特性的数字在所有实例中都应理解为借由述语「大约(about)」予以修饰(modify)。
本揭露处理(address)并且解决(solve)目前功率、效能、和漏电损耗以及因标准单元缩减(尤指20nm技术节点及以后技术具有SRAM位单元的标准单元)所导致的逻辑组件库单元功能的问题。根据本揭露的具体实施例，问题的解决尤其是例如借由利用与第一鳍结构连接并且与第二鳍结构分离的自对准硅化物层区段。
单纯地借由描述深思后的最佳模式，其它态样、特征、以及技术功效经由底下详述对于熟练本技术的人士将是显而易知的，其中所示及所述的是较佳具体实施例。本揭露能有其它以及不同的具体实施例，并且其许多细节在各种明显的态样中能够作改进。因此，图式及说明本质上视为描述性质而非作为限制。
图1A及1B根据示例性具体实施例示意性描述利用自对准硅化物层区段的SRAM位单元。图1A描述1-1-2SRAM并且图1B描述1-2-2SRAM。图1A及1B分别包括栅极结构101、鳍结构103、第一、第二、和第三组区段105a与105b、107、和109a与109b、主动(RX)区111、PU晶体管113、PG晶体管115、以及PD晶体管117。如图1A及1B所示，栅极结构101包括切口119(cut)，并且鳍结构103朝与栅极结构101相交的垂直方向具有相等并且未中断的跨距(equal andunbroken span)。另外，区段组105、107、以及109沿着在沟道自对准硅化物层中具有不同垂直位置的水平方向形成并且借由栅极结构101而彼此分离。
如图1A所示，第一组105a包括第一PD晶体管117上与第一和第二鳍结构103连接的区段121、在第一PU晶体管113上与第三鳍结构103连接的区段123、在第一PG晶体管115上与第五鳍结构103连接的区段125a。第二组107包括在第一PD晶体管117上和第二PG晶体管115上与第一和第二鳍结构103连接的区段127、在第一PU晶体管113上与第三鳍结构103连接的区段129、在第二PU晶体管113上与第四鳍结构103连接的区段131、以及在第一PG晶体管115上和第二PD晶体管117上与第五和第六鳍结构103连接的区段133。最后，第三组109a包括在第二PG晶体管115上与第二鳍结构103连接的区段135a、在第二PU晶体管113上与第四鳍结构103连接的区段137、以及在第二PD晶体管117上与第五和第六鳍结构103连接的区段139。沟道自对准硅化物层(例如，区段121至139)可连接于接触部(CA)或导孔(V0)之类的上层。
如图1B所示，1-2-2SRAM实质类似，第一与第三组105b与109b分别不同于105a与109a除外。具体而言，第一组105b包括如图1A所示的区段121与123、以及在第一PG晶体管115上与第五和第六鳍结构103连接的区段125b。另外，第三组109b包括在第二PG晶体管115上与第一和第二鳍结构103连接的区段135b、以及如图1A中所示的区段，区段137与139。
示例性1-2-2及1-1-2SRAM具体实施例可结合成单一设计。例如，1-2-2与1-1-2SRAM可共享共享鳍结构(例如103)和不同的区段组、可共享区段组(例如105a、107、和109a)并且具有不同的鳍结构、或可共享基底但具有不同的区段组和鳍结构。如此，沟道自对准硅化物层(例如，区段121至139)可用于将n型场效晶体管(例如PG与PD晶体管115与117)的漏极连接到p型场效晶体管(例如PU晶体管113)的漏极而不需交错(cross)多晶硅边界(boundary)(例如，栅极结构101)并且只在有单侧多晶硅接触部时才获得容许。结果是，得以降低沟道非常窄或沟道自对准硅化物与接触部之间介电质崩溃的风险。另外，沟道自对准硅化物层可用于选择SRAM(例如1-1-2或1-2-2)的类型以最佳化所产生的设计的效能(例如功率、漏电、功能)。例如，自对准硅化物层的区段可用于与鳍结构选择性连接以形成1-1-2型SRAM而改善单元稳定度(例如贝它(beta)和加马(gamma)比率)及最小电压，并且形成1-2-2型SRAM而改善所产生的装置的效能(例如，速度)。如此，可最佳化设计以平衡1-1-2型SRAM的使用而改善读取速度以及1-2-2型SRAM的使用而改善写入余裕(write margin)。应注意到的是，自对准硅化物层对于与鳍结构选择性连接的使用维持了鳍结构的可印制性并且所需处理时间(例如，以掩模再旋转(mask respin)摆除硅(silicon out))少于移除鳍结构的时间，以及在单一晶体管鳍切口因距离窄而不可行时可予以额外使用。另外，上述制程可用单或双(例如，LELE)掩模制程予以形成。
另外，沟道自对准硅化物用以选择性连接鳍结构的使用能借由减少回授晶体管鳍的数目而降低所产生的设计的漏电。例如鳍结构101的非主动(inactive)鳍结构未使用自对准硅化物层(例如，组105、107、以及109)予以连接。如此，已观测到1至2微微秒(ps)的设置时间(set-up time)改善以及3至4ps的时钟至Q埠改善。第1表描述进一步观测到的漏电降低成果。
第1表
在又一实施例中，沟道自对准硅化物层容许PU晶体管部份搭接(strapping)以及选择PU晶体管尺寸致能拉升电流(pull-up current)的最佳化，理由在于拉升晶体管处于线性区或截止状态(off state)。亦即，可使用沟道自对准硅化物层最佳化所产生的设计中的延展电阻(extension resistance)。
图2A及2B根据示例性具体实施例示意性描述利用自对准硅化物层区段的ROM位单元。图2A描述指示第一状态(例如，‘1’)的ROM位单元以及图2B描述指示第二状态(例如，‘0’)的ROM位单元。图2A及2B描述包括具有鳍结构203和借由栅极结构209所分离的接触部205与207的RX区201的ROM位单元。如图所示，接触部207经由沟道自对准硅化物区段213将栅极接触部(CB)211连接到鳍结构203。请参阅图2A，ROM位单元借由将接触部205经由沟道自对准硅化物区段211a连接到鳍结构203而指示第一状态。或者，ROM位单元可借由使接触部205与鳍结构203分离并且如图2B中所示省略沟道自对准硅化物区段211a而指示第二状态。另外，使用沟道自对准硅化物层选择ROM位单元状态能使状态在处理后期改变，理由是可在处理步骤中间形成区段211a和213，这与RX区201的形成不同。类似地，沟道自对准硅化物层可用于借由选择性连接(或断开)设计的鳍结构而选择性连接(或断开)缓冲件(buffer)，能使例如设置/保持之类的电路时序修复(timing fix)在处理后期改变。亦即，沟道自对准硅化物层可用于借由平衡时钟树和资料路径修复数字电路中的设置和保持余裕。
图3根据示例性具体实施例示意性描述利用自对准硅化物层区段合并两个主动鳍。如图所示，图3包括具有鳍结构303、305、与307、以及借由栅极结构313予以分开的接触部309与311的RX区301。接触部309与311分别连接到自对准硅化物区段315与317。自对准硅化物区段315依次连接到并且合并鳍结构303与305，以及硅化物区段317连接到并且合并鳍结构305与307。所以，可利用沟道自对准硅化物层致能晶体管尺寸化以合并鳍结构，藉以控制连接到主动电路的鳍数目。
图4根据示例性具体实施例利用自对准硅化物层区段致能网表内晶体管的缩减。请参阅图4，晶体管400源极/漏极(S/D)区中的剖面图包括主动区401、沟道自对准硅化物403、鳍结构405、以及CA 407。如图4所示，晶体管400使用自对准硅化物层403选择性连接至鳍结构405致能主动鳍结构的缩减，例如由四个主动鳍结构减为两个主动鳍结构。另外，借由从网表移除例如与沟道自对准硅化物403分离的鳍结构405的非主动鳍结构，此缩减致能降低模型化电子特性里的运算量(computation effort)的缩减。
借由多晶硅线距使用沟道自对准硅化物布线层(例如，层件403)致能扫描用D型正反器面积(scan-D-flip-flop area)的缩减而不提高所产生装置的成本或提升设计掩模用于产生装置所需的努力。例如，已达到缩减5％的扫描用D型正反器面积，致使整体逻辑缩减率达2-3％而未增加任何掩模成本。另外，第1至4图中所述的制程及装置容许使用对于更密集多晶硅线距(例如，90nm技术节点及以后制程)执行更佳的单侧接触的多晶硅线距。如此，640nm高密度组件库(例如，80nm的8条轨线(track))以及576nm高密度组件库(例如，64nm的9条轨线)受益于第1至4图中所述的制程。注意到的是，本文所述的制程可将基于完全双接触多晶硅的沟道自对准硅化物用于90nm节点及以后制程的设计。然而，将基于完全双接触多晶硅的沟道自对准硅化物用在90nm以后技术节点(例如20nm)的设计有相当大的风险会造成沟道自对准硅化物与接触部之间的短路或介电质崩溃而使所产生装置无法动作。
本揭露的具体实施例可达到许多技术功效，包括形成选择性连接鳍结构的沟道自对准硅化物层，藉以更有效地使用位单元布局面积。本揭露以各类型高度整合性半导体装置中任一种方式享有产业利用性，尤其是对于20nm技术节点及以后制程的SRAM位单元。
在前述说明中，本揭露引用其具体示例性具体实施例予以说明。然而，将证实的是，可对其施以各种改进及变更而不违背本揭露权利要求所提的较宽精神及范畴。因此，本说明书及图式视为描述性而非限制性。所理解的是，本揭露能够使用各种其它结合与具体实施例并且能够在本文所述开创性观念范畴内施以任何改变或改进。

Claims (18)

1.一种制造半导体装置的方法，包含：
在基底上提供至少一个栅极结构；
提供朝垂直方向与该至少一个栅极结构相交的第一与第二鳍结构；
提供自对准硅化物层的第一、第二以及第三组区段，该第一、第二以及第三组中的每一个具有不同的垂直位置，借由该至少一个栅极结构中的其中一个栅极结构而彼此分离，其中，该第二组将该第一与第三组分开，以及该第一、第二以及第三组区段的每一个包含具有沿着与该垂直方向垂直的水平方向延伸的长度的区段；提供该自对准硅化物层的该第一组区段内的第一区段，该第一区段与该第二鳍结构连接并且与该第一鳍结构分离；以及
提供该自对准硅化物层的该第二组区段内的第二区段，该第二区段选择性与该第一鳍结构连接并且与该第二鳍结构分离；
其中，该自对准硅化物层的区段的位置用于在1-1-2型静态随机存取内存(SRAM)结构与1-2-2型静态随机存取内存(SRAM)结构之间选择。
2.根据权利要求1所述的方法，包含：
提供与该至少一个栅极结构相交的第三、第四、第五以及第六鳍结构，该第二鳍结构与该第一和第三鳍结构分离，该第四鳍结构与该第三和第五鳍结构分离，并且该第五鳍结构与该第四和第六鳍结构分离；
提供具有与该第二和第三鳍结构连接的该第一区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第一组；
提供具有与该第一鳍结构连接的区段、与该第二和第三鳍结构连接的区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第二组；以及
提供具有与该第一鳍结构连接的区段、与该第二和第三鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第三组。
3.根据权利要求2所述的方法，包含：
在该基底上提供具有第一拉降(PD)晶体管、第一沟道栅(PG)晶体管、第一拉升(PU)晶体管、第二拉降(PD)晶体管、第二沟道栅(PG)晶体管以及第二拉升(PU)晶体管的静态随机存取内存(SRAM)位单元，该第一组区段在该第一拉降晶体管、第一沟道栅晶体管以及第一拉升晶体管上形成，以及该第三组区段在该第二拉降晶体管、第二沟道栅晶体管以及第二拉升晶体管上形成，其中该第一区段于该第一沟道栅晶体管上。
4.根据权利要求1所述的方法，包含：
提供与该至少一个栅极结构相交的第三、第四、第五以及第六鳍结构，该第三鳍结构将该第二与第四鳍结构分开，并且该第五鳍结构将该第四与第六鳍结构分开；
提供具有与该第二鳍结构连接的该第一区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第一组；
提供具有与该第三鳍结构连接的区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第二组；以及
提供具有与该第一和第二鳍结构连接的区段、与该第三鳍结构连接的区段以及与该第五鳍结构连接的区段的该第三组。
5.根据权利要求4所述的方法，包含：
在该基底上提供具有第一拉降晶体管、第一沟道栅晶体管、第一拉升晶体管、第二拉降晶体管、第二沟道栅晶体管以及第二拉升晶体管的静态随机存取内存位单元，该第一组区段在该第一拉降晶体管、第一沟道栅晶体管以及第一拉升晶体管上形成，以及该第三组区段在该第二拉降晶体管、第二沟道栅晶体管以及第二拉升晶体管上形成，其中，该第一区段于该第一沟道栅晶体管上。
6.根据权利要求1所述的方法，包含：
在该基底上提供只读存储器(ROM)位单元，该第二鳍结构和该第一区段在该只读存储器位单元上形成；以及
提供沿着该水平方向形成的自对准硅化物层的该第二组区段的第二区段，借由予以选择性连接或与该第二鳍结构分离而指示该只读存储器位单元的状态，该第一组区段的第一区段和该第二组区段的第二区段在该基底上具有不同的垂直位置，并且借由该至少一个栅极结构中的其中一个栅极结构而彼此分离。
7.根据权利要求1所述的方法，其特征在于，该自对准硅化物层为沟道自对准硅化物层，该方法更包含：
提供依该垂直方向具有相等并且未中断的跨距的该第一与第二鳍结构；以及
在该基底上提供与该自对准硅化物层分离的第三鳍结构。
8.根据权利要求1所述的方法，其特征在于，该第二鳍结构基于与该自对准硅化物层连接而含括在网表内，以及该第一鳍结构基于与该自对准硅化物层分离而排除在该网表外。
9.一种半导体设备，包含：
于基底上的至少一个栅极结构；
依垂直方向与该至少一个栅极结构相交的第一与第二鳍结构；
自对准硅化物层的第一、第二以及第三组区段，该第一、第二以及第三组中的每一个具有不同的垂直位置，借由该至少一个栅极结构中的其中一个栅极结构而彼此分离，其中，该第二组将该第一与第三组分开，以及该第一、第二以及第三组区段的每一个包含具有沿着与该垂直方向垂直的水平方向延伸的长度的区段；该自对准硅化物层的该第一组区段内的第一区段，该第一区段与该第二鳍结构连接并且与该第一鳍结构分离；以及
该自对准硅化物层的该第二组区段内的第二区段，该第二区段选择性与该第一鳍结构连接并且与该第二鳍结构分离；
其中，该自对准硅化物层的区段的位置用于在1-1-2型静态随机存取内存(SRAM)结构与1-2-2型静态随机存取内存(SRAM)结构之间选择。
10.根据权利要求9所述的半导体设备，包含：
与该至少一个栅极结构相交的第三、第四、第五以及第六鳍结构，该第二鳍结构与该第一和第三鳍结构分离，该第四鳍结构与该第三和第五鳍结构分离，并且该第五鳍结构与该第四和第六鳍结构分离；
具有与该第二和第三鳍结构连接的该第一区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第一组区段；
具有与该第一鳍结构连接的区段、与该第二和第三鳍结构连接的区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第二组区段；以及
具有与该第一鳍结构连接的区段、与该第二和第三鳍结构连接的区段、以及与该第五和第六鳍结构连接的区段的该第三组区段，其中，该第一、第二以及第三组区段沿着该水平方向形成，该第一、第二以及第三组中的每一个具有不同的垂直位置，借由该至少一个栅极结构中的其中一个栅极结构而彼此分离，以及该第二组将该第一与第三组分开。
11.根据权利要求9所述的半导体设备，包含：
与该至少一个栅极结构相交的第三、第四、第五以及第六鳍结构，该第三鳍结构将该第二与第四鳍结构分开，以及该第五鳍结构将该第四与第六鳍结构分开；
具有与该第二鳍结构连接的该第一区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第一组区段；
具有与该第三鳍结构连接的区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段的该第二组区段；以及
具有与该第一和第二鳍结构连接的区段、与该第三鳍结构连接的区段以及与该第五鳍结构连接的区段的该第三组区段，其中，该第一、第二以及第三组区段沿着该水平方向形成，该第一、第二以及第三组中的每一个具有不同的垂直位置，借由该至少一个栅极结构中的其中一个栅极结构而彼此分离，以及该第二组将该第一与第三组分开。
12.根据权利要求11所述的半导体设备，包含：
具有第一拉降晶体管、第一沟道栅晶体管以及第一拉升晶体管、第二拉降晶体管、第二沟道栅晶体管以及第二拉升晶体管的静态随机存取内存位单元，该第一组区段在该第一拉降晶体管、第一沟道栅晶体管以及第一拉升晶体管上形成，以及该第三组区段在该第二拉降晶体管、第二沟道栅晶体管以及第二拉升晶体管上形成，其中，该第一区段于该第一沟道栅晶体管上。
13.根据权利要求9所述的半导体设备，包含：
只读存储器(ROM)位单元，该第二鳍结构和该第一区段在该只读存储器位单元上形成；以及
沿着该水平方向形成的该自对准硅化物层的该第二组区段内的第二区段，借由予以选择性连接或与该第二鳍结构分离而指示该只读存储器位单元的状态，该第一和第二区段在该基底上具有不同的垂直位置，并且借由该至少一个栅极结构中的其中一个栅极结构而彼此分离。
14.根据权利要求9所述的半导体设备，其中，该自对准硅化物层为沟道自对准硅化物层，以及该第一与第二鳍结构依该垂直方向具有相等并且未中断的跨距，并且其中该设备更包含在该基底上与该自对准硅化物层分离的第三鳍结构。
15.一种制造半导体装置的方法，包含：
在基底上提供多个栅极结构；
提供依垂直方向与该多个栅极结构相交的第一、第二、第三、第四、第五以及第六鳍结构，每一个都依该垂直方向具有相等并且未中断的跨距，该第二鳍结构将该第一与第三鳍结构分开，该第四鳍结构将该第三与第五鳍结构分开，该第五鳍结构将该第四与第六鳍结构分开；
提供在该基底上具有第一拉降(PD)晶体管、第一沟道栅(PG)晶体管、第一拉升(PU)晶体管、第二拉降(PD)晶体管、第二沟道栅(PG)晶体管与第二拉升(PU)晶体管的第一静态随机存取内存(SRAM)位单元以及在该基底上具有第三拉降(PD)晶体管、第三沟道栅(PG)晶体管、第三拉升(PU)晶体管、第四拉降(PD)晶体管、第四沟道栅(PG)晶体管与第四拉升(PU)晶体管的第二静态随机存取内存位单元；
提供一沟道自对准硅化物层的第一组区段，该第一组的每一个区段具有沿着与该垂直方向垂直的水平方向延伸的长度，该第一组具有在该第一拉降晶体管上与该第一和第二鳍结构连接的区段、在该第一拉升晶体管上与该第三鳍结构连接的区段、在该第一沟道栅晶体管上与该第五和第六鳍结构连接的区段；
提供该沟道自对准硅化物层的第二组区段，该第二组的每一个区段具有沿着该水平方向延伸的长度，该第二组具有与该第一和第二鳍结构选择性连接的区段、与该第三鳍结构连接的区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段；
提供该沟道自对准硅化物层的第三组区段，该第三组的每一个区段具有沿着该水平方向延伸的长度，该第三组具有在该第二沟道栅晶体管上与该第一和第二鳍结构连接的区段、在该第二拉升晶体管上与该第四鳍结构连接的区段、在该第二拉降晶体管上与该第五和第六鳍结构连接的区段；
提供该沟道自对准硅化物层的第四组区段，该第四组的每一个区段具有沿着该水平方向延伸的长度，该第四组具有在该第三拉降晶体管上与该第一和第二鳍结构连接的区段、在该第三拉升晶体管上与该第三鳍结构连接的区段、在该第一沟道栅晶体管上与该第五鳍结构连接的区段；
提供该沟道自对准硅化物层的第五组区段，该第五组的每一个区段具有沿着该水平方向延伸的长度，该第五组具有与该第一和第二鳍结构连接的区段、与该第三鳍结构连接的区段、与该第四鳍结构连接的区段以及与该第五和第六鳍结构连接的区段；以及
提供该沟道自对准硅化物层的第六组区段，该第六组的每一个区段具有沿着该水平方向延伸的长度，该第六组具有在该第四沟道栅晶体管上与该第二鳍结构连接的区段、在该第四拉升晶体管上与该第四鳍结构连接的区段、在该第四拉降晶体管上与该第五和第六鳍结构连接的区段，其中，该第二组将该第一和第三组分开，该第三组将该第二和第四组分开，该第四组将该第三和第五组分开，以及该第五组将该第四和第六组分开，以及该第一、第二、第三、第四、第五和第六组在该基底上具有不同的垂直位置，并且每一个都借由该多个栅极结构中的其中一个栅极结构而彼此分离；
其中，该沟道自对准硅化物层的区段的位置用于在1-1-2型静态随机存取内存(SRAM)结构与1-2-2型静态随机存取内存(SRAM)结构之间选择。
16.根据权利要求15所述的方法，包含提供依该垂直方向与该基底上分离自该沟道自对准硅化物层的该多个栅极结构相交的第七鳍结构。
17.根据权利要求16所述的方法，其特征在于，该第七鳍结构基于与该沟道自对准硅化物层分离而排除在网表外。
18.根据权利要求15所述的方法，包含：
在该基底上提供只读存储器(ROM)位单元，该第一鳍结构在该只读存储器位单元上形成；
在该只读存储器位单元上提供沿着该水平方向形成并且与该第一鳍结构连接的该沟道自对准硅化物层的第一区段；以及
提供沿着该水平方向形成的该沟道自对准硅化物层的第二区段，借由予以选择性连接或与该第一鳍结构分离而指示该只读存储器位单元的状态，该第一和第二区段在该基底上具有不同的垂直位置，并且借由该多个栅极结构中的其中一个栅极结构而彼此分离。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11996447B2 (en) 2016-06-17 2024-05-28 Intel Corporation Field effect transistors with gate electrode self-aligned to semiconductor fin

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102366975B1 (ko) 2015-07-30 2022-02-25 삼성전자주식회사 반도체 장치
CN107924944B (zh) 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN109904160A (zh) * 2017-12-11 2019-06-18 中芯国际集成电路制造(北京)有限公司 静态随机存储器及其制造方法
US10515954B2 (en) 2018-03-18 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having fin structures of varying dimensions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315213A (zh) * 2010-06-30 2012-01-11 台湾积体电路制造股份有限公司 多鳍式静态随机存取存储器单元的布局

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713378B2 (en) * 2000-06-16 2004-03-30 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
JP4787593B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 半導体装置
US8212295B2 (en) * 2010-06-30 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. ROM cell circuit for FinFET devices
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
US8964455B2 (en) * 2010-03-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a SRAM circuit
US8942030B2 (en) * 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
US8455180B2 (en) * 2010-10-29 2013-06-04 Texas Instruments Incorporated Gate CD control using local design on both sides of neighboring dummy gate level features

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315213A (zh) * 2010-06-30 2012-01-11 台湾积体电路制造股份有限公司 多鳍式静态随机存取存储器单元的布局

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11996447B2 (en) 2016-06-17 2024-05-28 Intel Corporation Field effect transistors with gate electrode self-aligned to semiconductor fin

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