CN117316927A - 一种测试结构及其形成方法、半导体存储器 - Google Patents

一种测试结构及其形成方法、半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种测试结构及其形成方法、半导体存储器，该测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管；测试结构包括第一区域和第二区域，且第二区域在第一区域外侧，第一区域中的字线与第二区域中的字线不连接，第一区域中的位线与第二区域中的位线不连接；位于第一区域中的多个垂直晶体管共同形成测试阵列，位于测试阵列中间的垂直晶体管为待测试器件。这样，利用第一区域中的垂直晶体管形成小尺寸的测试阵列，减少了字线/位线上的高阻对于测试结果的影响，使测试结果能够更准确的表征待测试器件的性能。

Description

一种测试结构及其形成方法、半导体存储器
技术领域
本公开涉及半导体领域，尤其涉及一种测试结构及其形成方法、半导体存储器。
背景技术
垂直晶体管(VGAA)在可微缩性、高性能和低功耗方面更具优势，被认为是下一代集成电路关键核心技术。然而，对于垂直晶体管来说，其性能更容易受到位线阻值/字线阻值的影响。因此，在对垂直晶体管进行测试时，需要尽可能排除位线阻值和字线阻值的影响，更专注于垂直晶体管本身的性能。
发明内容
本公开提供了一种测试结构及其形成方法、半导体存储器，利用第一区域中的垂直晶体管形成小尺寸的测试阵列，提高垂直晶体管的测试效果。
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种测试结构，所述测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管；所述测试结构包括第一区域和第二区域，且所述第二区域在所述第一区域外侧，所述第一区域中的字线与所述第二区域中的字线不连接，所述第一区域中的位线与所述第二区域中的位线不连接；位于所述第一区域中的多个垂直晶体管共同形成测试阵列，位于所述测试阵列中间的垂直晶体管为待测试器件。
在一些实施例中，所述测试结构还包括栅极接触节点和源极接触节点；所述栅极接触节点位于所述第一区域，且所述栅极接触节点通过字线与所述待测试器件的控制端连接；所述源极接触节点位于所述第一区域，且所述源极接触节点通过位线与所述待测试器件的第一端连接。
在一些实施例中，所述测试结构还包括第一金属层、第二金属层和第三金属层；所述第一金属层覆盖连接所述栅极接触节点，且所述第一金属层延伸到所述第二区域的外侧；所述第二金属层覆盖连接所述源极接触节点，且所述第二金属层延伸到所述第二区域的外侧；所述第三金属层与所述待测试器件的第二端连接，且所述第三金属层延伸到所述第二区域的外侧；其中，所述第一金属层、所述第二金属层、所述第三金属层各自向所述第二区域的延伸方向不同，且所述第一金属层、所述第二金属层和所述第三金属层彼此不相交。
在一些实施例中，所述第一金属层用于连接待测试器件的栅极，所述第二金属层用于连接待测试器件的源极，所述第三金属层用于连接待测试器件的漏极。
在一些实施例中，所述第一金属层在位线方向上的宽度覆盖三条字线，且所述第一金属层不覆盖所述测试阵列；所述第二金属层在字线方向上的宽度覆盖三条位线，且所述第二金属层不覆盖所述测试阵列。
在一些实施例中，所述测试阵列的大小为(m×n)阵列，m和n均为正整数，m和n相等或者不等；其中，m和n的取值至少包括以下的任一项：3，4，5，9，16。
第二方面，本公开实施例提供了一种测试结构的形成方法，所述方法包括：
提供一测试结构，图案化所述测试结构形成第一区域和第二区域；其中，所述测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管，所述第一区域中的字线与所述第二区域中的字线不连接，所述第一区域中的位线与所述第二区域中的位线不连接；
利用所述第一区域中的多个垂直晶体管形成测试阵列，且位于所述测试阵列中间的垂直晶体管为待测试器件。
在一些实施例中，所述图案化所述测试结构形成第一区域和第二区域，包括：
形成目标位线图案，并将所述目标位线图案转移至所述测试结构中的位线层；其中，所述目标位线图案包括位于第一区域的第一位线图案和位于第二区域的第二位线图案；基于所述第一位线图案和第二位线图案，形成多条位线；形成目标字线图案，并将所述目标字线图案转移至所述测试结构中的字线层；其中，所述目标字线图案包括位于第一区域的第一字线图案和位于第二区域的第二字线图案；基于所述第一字线图案和第二字线图案，形成多条字线。
在一些实施例中，所述形成目标位线图案，包括：
在所述测试结构上形成多条位线图案；
在所述第一区域形成第一掩膜图案，在所述第二区域形成第二掩膜图案；其中，所述第一掩膜图案和所述第二掩膜图案不相连，所述第一掩膜图案覆盖所述测试阵列且沿位线方向向外延伸出一部分；基于所述第一掩膜图案和所述第二掩膜图案对所述多条位线图案进行修整处理，得到所述第一位线图案和所述第二位线图案。
在一些实施例中，所述形成目标字线图案，包括：
在所述测试结构上形成多条字线图案；在所述第一区域形成第三掩膜图案，在所述第二区域形成第四掩膜图案；其中，所述第三掩膜图案和所述第四掩膜图案不相连，所述第三掩膜图案覆盖所述测试阵列且沿字线方向向外延伸出一部分；基于所述第三掩膜图案和所述第四掩膜图案对所述多条字线图案进行修整处理，得到所述第一字线图案和所述第二字线图案。
在一些实施例中，所述利用所述第一区域中的多个垂直晶体管形成测试阵列，包括：
在所述第一区域形成第一目标接触图案，基于所述第一目标接触图案对所述测试结构进行刻蚀处理，沿位线方向暴露所述待测试器件的漏极；在所述第一区域形成第二目标接触图案，基于所述第二目标接触图案对所述测试结构进行刻蚀处理，沿字线方向暴露所述待测试器件的漏极；在所述待测试器件的漏极上方，覆盖形成第三金属层。
在一些实施例中，所述在所述第一区域形成第一目标接触图案，包括：
在所述第一区域中，形成沿字线方向排列的多条第一接触图案；形成第五掩膜图案；其中，所述第五掩膜图案覆盖所述测试阵列，且沿位线方向向两侧延伸；基于所述第五掩膜图案对所述多条第一接触图案进行修整处理，得到所述第一目标接触图案。
在一些实施例中，所述在所述第一区域形成第二目标接触图案，包括：
在所述第一区域中，形成沿位线方向排列的多条第二接触图案；形成第六掩膜图案；其中，所述第六掩膜图案覆盖所述测试阵列；基于所述第六掩膜图案对所述多条第二接触图案进行修整处理，得到所述第二目标接触图案。
在一些实施例中，所述利用所述第一区域中的多个垂直晶体管形成测试阵列，还包括：
对所述测试结构进行刻蚀处理，暴露栅极接触节点；并在所述栅极接触节点的上方，覆盖形成第一金属层；其中，所述栅极接触节点通过字线与所述待测试器件的栅极连接；以及，对所述测试结构进行刻蚀处理，暴露源极接触节点；并在所述源极接触节点的上方，覆盖形成第二金属层；其中，所述源极接触节点通过位线与所述待测试器件的源极连接；其中，所述第一金属层、所述第二金属层、所述第三金属层均由所述第一区域延伸至所述第二区域，且所述第一金属层、所述第二金属层、所述第三金属层各自向所述第二区域的延伸方向不同，所述第一金属层、所述第二金属层和所述第三金属层彼此不相交。
第三方面，本公开实施例提供了一种半导体存储器，其包括如第一方面所述的测试结构。
本公开实施例提供了一种测试结构及其形成方法、半导体存储器，该测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管；测试结构包括第一区域和第二区域，且第二区域在第一区域外侧，第一区域中的字线与第二区域中的字线不连接，第一区域中的位线与第二区域中的位线不连接；位于第一区域中的多个垂直晶体管共同形成测试阵列，位于测试阵列中间的垂直晶体管为待测试器件。这样，利用第一区域中的垂直晶体管形成小尺寸的测试阵列，减少了字线/位线上的高阻对于测试结果的影响，使测试结果能够更准确的表征待测试器件的性能。
附图说明
图1为一种垂直晶体管的结构示意图；
图2为一种测试结构的示意图；
图3为一种垂直晶体管的非正常测试结果的示意图；
图4为本公开实施例提供的一种测试结构的示意图；
图5为本公开实施例提供的另一种测试结构的示意图；
图6为本公开实施例提供的一种测试结构的形成方法的流程图；
图7A为本公开实施例提供的一种测试结构的形成过程示意图一；
图7B为本公开实施例提供的一种测试结构的形成过程示意图二；
图7C为本公开实施例提供的一种测试结构的形成过程示意图三；
图7D为本公开实施例提供的一种测试结构的形成过程示意图四；
图7E为本公开实施例提供的一种测试结构的形成过程示意图五；
图7F为本公开实施例提供的一种测试结构的形成过程示意图六；
图7G为本公开实施例提供的一种测试结构的形成过程示意图七；
图8为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
参见图1，其示出了一种垂直晶体管(VGAA)的结构示意图，该垂直晶体管具体可称为垂直环栅无结(Junctionless)N型晶体管。在器件最小结构4F2中，该晶体管的沟道直径仅有15纳米。具体地，图1中的(a)为垂直晶体管的局部立体结构示意图，图1中的(b)为沿字线方向的剖面图，图1中的(c)为沿位线方向的剖面图。如图1所示，在垂直晶体管中，采用埋入式位线以及自对准(Self Aligned)隔离式位线。对于垂直晶体管来说，其沟道垂直的延伸在衬底之上，栅极完全的环绕位于衬底之上的沟道区部分，能够有效减少晶体管的尺寸。
在半导体存储器中会设置测试结构，测试结构和存储阵列的结构是相同的，但是专门用作测试过程。对于测试结构来说，需要从字线的相应位置和位线的相应位置引出测试端点，实现对晶体管的性能检测。参见图2，其示出了一种测试结构的示意图。如图2所示，测试结构由多条字线和多条位线构成，每条位线和每条字线的交叉位置处均形成一个垂直晶体管，由于中间区域的垂直晶体管的性能较好且最具代表性，一般选取位于中间区域的垂直晶体管作为待测试器件。针对待测试器件，需要从边缘处的字线引出测试栅极，从边缘处的位线引出测试源极(与电流源连接)，从待测试器件的漏极获得不同工作条件下的电流情况，以便了解待测试器件的性能。
然而，由于垂直晶体管的结构，其更容易受到位线/字线高阻的影响。参见图3，其示出了一种垂直晶体管的非正常测试结果的示意图。在图3中，水平轴(X轴)是指字线电压(VWL)，垂直轴(Y轴)是指位线电流(IBL)/晶体管电流(INC)，电压的单位为伏特(V)，电流单位为微安(μA)，曲线1用于指示晶体管电流(即器件的真实电流)随字线电流的变化情况，曲线2用于指示位线电流(即测试结果得到的电流)随字线电压的变化情况。如图3所示，曲线1和曲线2并不是完全对应的。也就是说，在对垂直晶体管进行测试的过程中，位线/字线上的高阻会影响最终的测试结果，导致测试结果并不能准确表征垂直晶体管的实际性能。
基于此，本实施例提供了一种测试结构，该测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管；测试结构包括第一区域和第二区域，且第二区域在第一区域外侧，第一区域中的字线与第二区域中的字线不连接，第一区域中的位线与第二区域中的位线不连接；位于第一区域中的多个垂直晶体管共同形成测试阵列，位于测试阵列中间的垂直晶体管为待测试器件。这样，利用第一区域中的垂直晶体管形成小尺寸的测试阵列，减少了字线/位线上的高阻对于测试结果的影响，使测试结果能够更准确的表征待测试器件的性能。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图4，其示出了本公开实施例提供的一种测试结构10的示意图。如图4所示，测试结构10包括多条字线(例如图4中的字线1、字线2……)和多条位线(例如图4中的位线1、位线2……)，且每一字线和每一位线的交叉位置形成一个垂直晶体管(图4中仅标出一个垂直晶体管)；
测试结构10包括第一区域11和第二区域12，且第二区域12在第一区域11外侧，第一区域11中的字线与第二区域12中的字线不连接，第一区域11中的位线与第二区域12中的位线不连接；位于第一区域11中的多个垂直晶体管共同形成测试阵列，位于测试阵列中间的垂直晶体管13为待测试器件。
需要说明的是，本公开实施例提供的测试结构应用于半导体存储器，测试结构也可称为Testkey，通过对测试结构进行测试能够了解相关器件的性能。
在本公开实施例中，测试结构10被划分为两个独立的区域：第一区域11和第二区域12，利用第一区域11中的垂直晶体管可以形成小尺寸的测试阵列，待测试器件可以通过更短的字线/位线与相应的测试端点连接，减少了字线/位线上的高阻对于测试结果的影响，使得测试结果更好的表征待测试器件的性能，提高测试结果的精确性。
在这里，第一区域11和第二区域12之间的具体位置可以根据实际应用场景确定。在图4中，第一区域11的外边缘构成第二区域12的内边缘，即第二区域12环绕在第一区域11的外侧，但这并不构成相关限定。在另一种实施例中，第一区域11可以占据测试结构10的一角，此时第二区域12不完全包围第一区域11；在又一种实施例中，第一区域11和第二区域12并排设置等等。
需要说明的是，第一区域11中的测试阵列的大小可以根据实际应用场景确定，图4以测试阵列为(3×3)阵列进行示出。但是，测试阵列也可以为(5×5)阵列、(4×5)阵列、(5×9)阵列、(16×16)阵列等等。也就是说，测试阵列的大小为(m×n)阵列，m和n均为正整数，m和n相等或者不等；其中，m和n的取值至少包括以下的任一项：3，4，5，9，16。
在一些实施例中，如图5所示，测试结构10还包括栅极接触节点131和源极接触节点132；栅极接触节点131位于第一区域，且栅极接触节点131通过字线与待测试器件13的控制端连接；源极接触节点132位于第一区域，且源极接触节点132通过位线与待测试器件13的第一端连接。
在一些实施例中，如图5所示，测试结构10还包括第一金属层141、第二金属层142和第三金属层143；第一金属层141覆盖连接栅极接触节点131，且第一金属层141延伸到第二区域12的外侧；第二金属层142覆盖连接源极接触节点132，且第二金属层142延伸到第二区域12的外侧；第三金属层143与待测试器件13的第二端连接，且第三金属层143延伸到第二区域12的外侧。
需要说明的是，第一金属层141、第二金属层142、第三金属层143各自向第二区域12的延伸方向不同。示例性的，如图5所示，第一金属层141沿字线方向延伸到第二区域12，第二金属层142沿位线方向向上延伸到第二区域12，第三金属层143沿位线方向向下延伸到第二区域12。但这并不是限定的，第一金属层141、第二金属层142、第三金属层143只要彼此不相交，其沿任意方向均可延伸至第二区域12。
需要说明的是，第一金属层141用于连接待测试器件的栅极，第二金属层142用于连接待测试器件的源极，第三金属层143用于连接待测试器件的漏极。
在一些实施例中，如图5所示，第一金属层141在位线方向上的宽度覆盖三条字线，且第一金属层141不覆盖测试阵列；第二金属层142在字线方向上的宽度覆盖三条位线，且第二金属层142不覆盖测试阵列。另外，第三金属层143在字线方向上的宽度覆盖三条位线，且第三金属层143覆盖测试阵列中的第i行至第m行，i是指待测试器件的所在行。
本公开实施例提供了一种测试结构，该测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管；测试结构包括第一区域和第二区域，且第二区域在第一区域外侧，第一区域中的字线与第二区域中的字线不连接，第一区域中的位线与第二区域中的位线不连接；位于第一区域中的多个垂直晶体管共同形成测试阵列，位于测试阵列中间的垂直晶体管为待测试器件。这样，仅利用第一区域形成小阵列的测试键(Testkey)，待测试器件可以通过更短的字线/位线与(测试端点的)金属层连接，减少了字线/位线上的高阻对于测试结果的影响，使得测试结果更集中于待测试器件的性能，能够提高测试结果的精确性。
在本公开的另一实施例中，参见图6，其示出了本公开实施例提供的一种测试结构10的形成方法的流程图。如图6所示，该方法可以包括：
S201：提供一测试结构，图案化测试结构形成第一区域和第二区域；其中，测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管，第一区域中的字线与第二区域中的字线不连接，第一区域中的位线与第二区域中的位线不连接。
需要说明的是，本公开实施例提供的形成方法用于形成小阵列的Testkey，即前述的测试结构10。
S202：利用第一区域中的多个垂直晶体管形成测试阵列，且位于测试阵列中间的垂直晶体管为待测试器件。
这样，通过图案化处理，测试结构被划分为第一区域和第二区域，后续利用第一区域中的垂直晶体管形成小尺寸的测试阵列，从而待测试器件可以通过更短的字线/位线与相应的测试端点连接，减少了字线/位线上的高阻对于测试结果的影响，使得测试结果更集中于待测试器件的性能，能够提高测试结果的精确性。
以第二区域环绕第一区域为例，参见图7A～7F，其示出了本公开实施例提供的一种测试结构的形成过程示意图。以下结合图7A～7F对测试结构的具体形成工艺进行说明。
需要说明的是，对于测试结构而言，位线位于字线的下层。因此，在图案化处理的过程中，先形成位线，再形成字线。
因此，在一些实施例中，所述图案化测试结构形成第一区域和第二区域，可以包括：
形成目标位线图案，并将目标位线图案转移至测试结构中的位线层；其中，目标位线图案包括位于第一区域的第一位线图案和位于第二区域的第二位线图案；基于第一位线图案和第二位线图案，形成多条位线；
形成目标字线图案，并将目标字线图案转移至测试结构中的字线层；其中，目标字线图案包括位于第一区域的第一字线图案和位于第二区域的第二字线图案；基于第一字线图案和第二字线图案，形成多条字线。
在一种具体的实施例中，如图7A所示，其具体示出了目标位线图案的形成过程。所述形成目标位线图案，包括：
在测试结构上形成多条位线图案31(图7A中仅对一条位线图案进行标号)；在第一区域形成第一掩膜图案321，在第二区域形成第二掩膜图案322；其中，第一掩膜图案321和第二掩膜图案322不相连，第一掩膜图案321覆盖测试阵列且沿位线方向向外延伸出一部分，
基于第一掩膜图案321和第二掩膜图案322对多条位线图案31进行修整处理，得到第一位线图案331和第二位线图案332。
需要说明的是，先通过光刻显影的方式将多条位线图案31整体印制在测试结构上，然后对多条位线图案31进行修整(Cut)处理，仅保留那些被第一掩膜图案321覆盖的位线图案(即第一位线图案331)和被第二掩膜图案322覆盖的位线图案(即第二位线图案332)。这样，根据第一位线图案331和第二位线图案332，在测试结构的位线层形成多条位线。在这里，第一位线图案331和第二位线图案332不相连，彼此独立。
在一种具体的实施例中，如图7B所示，其具体示出了目标字线图案的形成过程。所述形成目标字线图案，可以包括：
在测试结构上形成多条字线图案34(图7B中仅对一条字线图案进行标号)；在第一区域形成第三掩膜图案351，在第二区域形成第四掩膜图案352；其中，第三掩膜图案351和第四掩膜图案352不相连，第三掩膜图案351覆盖测试阵列且沿字线方向向外延伸出一部分，
基于第三掩膜图案351和第四掩膜图案352对多条字线图案34进行修整处理，得到第一字线图案361和第二字线图案362。
需要说明的是，先通过光刻显影的方式将多条字线图案34整体印制在测试结构上，然后对多条字线图案34进行修整(Cut)处理，仅保留那些被第三掩膜图案351覆盖的字线图案(即第一字线图案361)和被第四掩膜图案352覆盖的字线图案(即第二字线图案362)。这样，根据第一字线图案361和第二字线图案362，在相应的字线层形成多条字线。在这里，第一字线图案361和第二字线图案362不相连，彼此独立。
在另一种实施例中，在形成字线的过程中还涉及字线开口，以实现测试结构的分割和测试阵列的分割。图7C示出了字线开口的位置示意图。如图7C所示，该方法还包括：形成字线刻蚀开口(Word line etch opening，WEO)图案，以定义字线开口区域；形成阵列字线开口(AWO)，以定义字线金属形成区域。就是说，在字线修整的过程中，需要先修整出WEO，以实现测试结构与外部其他结构的分割，然后修整出AWO，从而实现第一区域和第二区域(测试阵列)的分割。
应理解，详细的字线形成工艺和位线形成工艺较为成熟，本公开实施例不做赘述。
在形成字线和位线之后，在测试结构中形成第一金属层，以引出待测试器件的漏极。
在一些实施例中，所述利用所述第一区域中的多个垂直晶体管形成测试阵列，包括：
在第一区域形成第一目标接触图案，基于第一目标接触图案对测试结构进行刻蚀处理，沿位线方向暴露待测试器件的漏极；在第一区域形成第二目标接触图案，基于第二目标接触图案对测试结构进行刻蚀处理，沿字线方向暴露待测试器件的漏极；在待测试器件的漏极上方，覆盖形成第三金属层。
在一些实施例中，如图7D所示，其具体示出了第一目标接触图案的形成过程。所述在第一区域形成第一目标接触图案43，包括：
在第一区域中，形成沿字线方向排列的多条第一接触图案41(图7D中仅对一条第一接触图案进行标号)；形成第五掩膜图案42；其中，第五掩膜图案42覆盖测试阵列，且沿位线方向向两侧延伸；基于第五掩膜图案42对多条第一接触图案41进行修整处理，得到第一目标接触图案43。
在一些实施例中，如图7E所示，所述在第一区域形成第二目标接触图案46，包括：
在第一区域中，形成沿位线方向排列的多条第二接触图案44(图7E中仅对一条第二接触图案进行标号)；形成第六掩膜图案45；其中，第六掩膜图案45覆盖测试阵列；基于第六掩膜图案45对多条第二接触图案41进行修整处理，得到第二目标接触图案46。
这样，通过沿两个方向(字线方向和位线方向)曝光刻蚀露出待测试器件顶部的漏极，从而形成第三金属层。
在形成第一金属层之后，还需要形成第二金属层和第三金属层，以引出待测试器件的栅极和源极。因此，如图7F和图7G所示，其具体示出了第一金属层和第二金属层的形成过程。所述利用第一区域中的多个垂直晶体管形成测试阵列，还包括：
对测试结构进行刻蚀处理，暴露栅极接触节点131；并在栅极接触节点131的上方，覆盖形成第一金属层141；其中，栅极接触节点131通过字线与待测试器件的栅极连接；以及，
对测试结构进行刻蚀处理，暴露源极接触节点132；并在源极接触节点132的上方，覆盖形成第二金属层142；其中，源极接触节点132通过字线与待测试器件的源极连接。
需要说明的是，第一金属层141、第二金属层142和第三金属层143均由第一区域延伸至第二区域，且第一金属层141、第二金属层142和第三金属层143各自向第二区域的延伸方向不同，第一金属层141、第二金属层142和第三金属层143彼此不相交。另外，第一金属层141和第二金属层142形成的先后顺序需要按照实际工艺场景进行确定。
这样，第一金属层141用于连接待测试器件的栅极，第二金属层142用于连接待测试器件的源极，第三金属层143用于连接待测试器件的漏极，以便对待测试器件进行测试。
应理解，在图7F～图7G中，前述的各种掩膜图案、字线图案、位线图案、接触图案等均进行了保留，只是为了整体测试结构中不同图案/元素的位置。另外，在图7A～图7G中各种图案的尺寸和形状均可根据实际应用场景进行调整，本公开实施例仅为示意而并非为具体限定。
本公开实施例提供了一种测试结构的形成方法，该方法包括：提供一测试结构，图案化测试结构形成第一区域和第二区域；其中，测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管，第一区域中的字线与第二区域中的字线不连接，第一区域中的位线与第二区域中的位线不连接；利用第一区域中的多个垂直晶体管形成测试阵列，且位于测试阵列中间的垂直晶体管为待测试器件。这样，利用第一区域中的垂直晶体管形成小尺寸的测试阵列(或称为测试键Testkey)，待测试器件可以通过更短的字线/位线与(测试端点的)金属层连接，改善字线/位线上的高阻对于测试结果的影响，使得测试结果更集中于待测试器件的性能，能够提高测试结果的精确性。
在本公开的又一实施例中，参见图8，其示出了本公开实施例提供的一种半导体存储器50的组成结构示意图。如图8所示，该半导体存储器50可以包括如前述实施例任一项的测试结构10。
这样，对于半导体存储器50而言，测试结构中的待测试器件(垂直晶体管)可以通过更短的字线/位线与(测试端点的)金属层连接，改善字线/位线上的高阻对于测试结果的影响，使得测试结果更集中于待测试器件的性能。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种测试结构，其特征在于，所述测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管；
所述测试结构包括第一区域和第二区域，且所述第二区域在所述第一区域外侧，所述第一区域中的字线与所述第二区域中的字线不连接，所述第一区域中的位线与所述第二区域中的位线不连接；
位于所述第一区域中的多个垂直晶体管共同形成测试阵列，位于所述测试阵列中间的垂直晶体管为待测试器件。
2.根据权利要求1所述的测试结构，其特征在于，所述测试结构还包括栅极接触节点和源极接触节点；
所述栅极接触节点位于所述第一区域，且所述栅极接触节点通过字线与所述待测试器件的控制端连接；
所述源极接触节点位于所述第一区域，且所述源极接触节点通过位线与所述待测试器件的第一端连接。
3.根据权利要求2所述的测试结构，其特征在于，所述测试结构还包括第一金属层、第二金属层和第三金属层；
所述第一金属层覆盖连接所述栅极接触节点，且所述第一金属层延伸到所述第二区域的外侧；
所述第二金属层覆盖连接所述源极接触节点，且所述第二金属层延伸到所述第二区域的外侧；
所述第三金属层与所述待测试器件的第二端连接，且所述第三金属层延伸到所述第二区域的外侧；
其中，所述第一金属层、所述第二金属层、所述第三金属层各自向所述第二区域的延伸方向不同，且所述第一金属层、所述第二金属层和所述第三金属层彼此不相交。
4.根据权利要求3所述的测试结构，其特征在于，
所述第一金属层用于连接待测试器件的栅极，所述第二金属层用于连接待测试器件的源极，所述第三金属层用于连接待测试器件的漏极。
5.根据权利要求3所述的测试结构，其特征在于，
所述第一金属层在位线方向上的宽度覆盖三条字线，且所述第一金属层不覆盖所述测试阵列；
所述第二金属层在字线方向上的宽度覆盖三条位线，且所述第二金属层不覆盖所述测试阵列。
6.根据权利要求1-5任一项所述的测试结构，其特征在于，所述测试阵列的大小为(m×n)阵列，m和n均为正整数，m和n相等或者不等；
其中，m和n的取值至少包括以下的任一项：3，4，5，9，16。
7.一种测试结构的形成方法，其特征在于，所述方法包括：
提供一测试结构，图案化所述测试结构形成第一区域和第二区域；其中，所述测试结构包括多条字线和多条位线，且每一字线和每一位线的交叉位置形成一个垂直晶体管，所述第一区域中的字线与所述第二区域中的字线不连接，所述第一区域中的位线与所述第二区域中的位线不连接；
利用所述第一区域中的多个垂直晶体管形成测试阵列，且位于所述测试阵列中间的垂直晶体管为待测试器件。
8.根据权利要求7所述的形成方法，其特征在于，所述图案化所述测试结构形成第一区域和第二区域，包括：
形成目标位线图案，并将所述目标位线图案转移至所述测试结构中的位线层；其中，所述目标位线图案包括位于第一区域的第一位线图案和位于第二区域的第二位线图案；
基于所述第一位线图案和第二位线图案，形成多条位线；
形成目标字线图案，并将所述目标字线图案转移至所述测试结构中的字线层；其中，所述目标字线图案包括位于第一区域的第一字线图案和位于第二区域的第二字线图案；
基于所述第一字线图案和第二字线图案，形成多条字线。
9.根据权利要求8所述的形成方法，其特征在于，所述形成目标位线图案，包括：
在所述测试结构上形成多条位线图案；
在所述第一区域形成第一掩膜图案，在所述第二区域形成第二掩膜图案；其中，所述第一掩膜图案和所述第二掩膜图案不相连，所述第一掩膜图案覆盖所述测试阵列且沿位线方向向外延伸出一部分；
基于所述第一掩膜图案和所述第二掩膜图案对所述多条位线图案进行修整处理，得到所述第一位线图案和所述第二位线图案。
10.根据权利要求8所述的形成方法，其特征在于，所述形成目标字线图案，包括：
在所述测试结构上形成多条字线图案；
在所述第一区域形成第三掩膜图案，在所述第二区域形成第四掩膜图案；其中，所述第三掩膜图案和所述第四掩膜图案不相连，所述第三掩膜图案覆盖所述测试阵列且沿字线方向向外延伸出一部分；
基于所述第三掩膜图案和所述第四掩膜图案对所述多条字线图案进行修整处理，得到所述第一字线图案和所述第二字线图案。
11.根据权利要求7所述的形成方法，其特征在于，所述利用所述第一区域中的多个垂直晶体管形成测试阵列，包括：
在所述第一区域形成第一目标接触图案，基于所述第一目标接触图案对所述测试结构进行刻蚀处理，沿位线方向暴露所述待测试器件的漏极；
在所述第一区域形成第二目标接触图案，基于所述第二目标接触图案对所述测试结构进行刻蚀处理，沿字线方向暴露所述待测试器件的漏极；
在所述待测试器件的漏极上方，覆盖形成第三金属层。
12.根据权利要求11所述的形成方法，其特征在于，所述在所述第一区域形成第一目标接触图案，包括：
在所述第一区域中，形成沿字线方向排列的多条第一接触图案；
形成第五掩膜图案；其中，所述第五掩膜图案覆盖所述测试阵列，且沿位线方向向两侧延伸；
基于所述第五掩膜图案对所述多条第一接触图案进行修整处理，得到所述第一目标接触图案。
13.根据权利要求11所述的形成方法，其特征在于，所述在所述第一区域形成第二目标接触图案，包括：
在所述第一区域中，形成沿位线方向排列的多条第二接触图案；
形成第六掩膜图案；其中，所述第六掩膜图案覆盖所述测试阵列；
基于所述第六掩膜图案对所述多条第二接触图案进行修整处理，得到所述第二目标接触图案。
14.根据权利要求11所述的形成方法，其特征在于，所述利用所述第一区域中的多个垂直晶体管形成测试阵列，还包括：
对所述测试结构进行刻蚀处理，暴露栅极接触节点；并在所述栅极接触节点的上方，覆盖形成第一金属层；其中，所述栅极接触节点通过字线与所述待测试器件的栅极连接；以及，
对所述测试结构进行刻蚀处理，暴露源极接触节点；并在所述源极接触节点的上方，覆盖形成第二金属层；其中，所述源极接触节点通过位线与所述待测试器件的源极连接；
其中，所述第一金属层、所述第二金属层、所述第三金属层均由所述第一区域延伸至所述第二区域，且所述第一金属层、所述第二金属层、所述第三金属层各自向所述第二区域的延伸方向不同，所述第一金属层、所述第二金属层和所述第三金属层彼此不相交。
15.一种半导体存储器，其特征在于，包括如权利要求1至6任一项所述的测试结构。
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TW564512B (en) * 2002-10-09 2003-12-01 Nanya Technology Corp Test key of detecting whether the overlay of gate structure and deep trench capacitor of DRAM with vertical transistors is normal and test method of the same
TW556303B (en) * 2002-10-25 2003-10-01 Nanya Technology Corp Test key of detecting whether the overlay of active area and memory cell structure of DRAM with vertical transistors is normal and test method of the same
CN101304020B (zh) * 2007-05-11 2010-05-12 中芯国际集成电路制造(上海)有限公司 一种用于检测芯片制成缺陷的测试机构及其制作方法
CN105336639B (zh) * 2015-10-30 2018-02-16 上海华虹宏力半导体制造有限公司 半导体测试结构、其形成方法及导电插塞性能的测试方法

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