CN101299419A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。公开了一种在半导体器件内形成腔的方法。所述方法包括在半导体器件的ILD层内的腔的内表面上淀积抗成核层。所述抗成核层防止了在所述腔内形成随后淀积的介质层。通过防止这些层的形成，减小了电容，并由此改善半导体的性能。

Description

半导体器件及其制造方法
技术领域
本发明通常涉及半导体器件处理，更具体而言，涉及在邻近的导电线路之间具有空气间隙的互连结构。
背景技术
集成电路向更高复杂性和降低尺寸的方向发展，导致了导电布线(线路)之间的较小间隔。由此增加的电容会产生时间延迟并在布线单元之间产生串扰。典型地，当前的半导体制造技术包括多个导电布线层以完成集成电路的最终操作。
典型地，使用称为“互连结构”的结构将半导体器件连接到一起以形成实用的集成电路。典型地，这些集成电路由导体例如铜或铝以及介质材料例如二氧化硅构成。可以粗略地假定，这些互连的速度与产品的线路电阻和线路间电容的乘积成反比。为了减小延迟并增加速度，希望减小电容。在本领域中，公知使用空气间隙减小这些电容损耗。注意，在本领域中虽然使用术语“空气间隙”或“空气腔”，但实际上这些间隙其实是“真空腔”，在概念上与灯泡相似。
Strane的美国专利7,041,571，公开了以该方式使用空气间隙，在这里将其并入作为参考。然而，对于空气间隙的使用而言，仍然有改进的空间。在现有的实施过程中，在空气间隙密封工艺期间，层间介质(ILD)材料会部分地粘附到空气间隙的侧壁，由此增大电容，从而降低了半导体器件的性能。因此，需要用于在半导体器件中实施空气间隙的改善的方法。
发明内容
本发明提供了一种在半导体器件内形成腔的方法，包括以下步骤：
在所述半导体器件的第一介质层内形成开放的腔，所述第一介质层具有在其上设置的氧化物层，所述氧化物层具有顶表面，并且所述开放的腔具有内表面；
在所述氧化物层上淀积抗成核层，由此所述抗成核层粘附到所述开放的腔的所述内表面；
从所述第一介质层的所述顶表面去除所述抗成核层，由此所述抗成核层保留在所述开放的腔的所述内表面上；以及
在所述半导体器件上淀积第二介质层，由此形成密封的腔。
此外，根据本发明，在前述方法中，淀积抗成核层的所述步骤包括淀积类金刚石碳(DLC)层。
此外，根据本发明，在前述方法中，淀积所述DLC层的所述步骤包括淀积具有约1纳米到约20纳米范围的厚度的DLC层。
此外，根据本发明，在前述方法中，使用溅射淀积工具进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用旋涂技术进行在所述氧化物层上淀积抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用化学溶液淀积进行在所述氧化物层上淀积抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用化学气相淀积进行在所述氧化物层上淀积抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用等离子体增强化学气相淀积进行在所述氧化物层上淀积抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用等离子体蚀刻方法进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用反应离子蚀刻方法进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
此外，根据本发明，在前述方法中，使用离子束铣方法进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
此外，根据本发明，在前述方法中，在所述半导体器件上淀积第二介质层的所述步骤包括淀积选自SiO2、SiOF、SiCOH、SiC、和SiCN、及其多孔形式的介质的步骤。
此外，根据本发明，在前述方法中，淀积抗成核层的所述步骤包括淀积选自SiO2、SiOF、SiCOH、SiC、以及SiCN的抗成核层。
此外，根据本发明，在前述方法中，淀积抗成核层的所述步骤包括淀积选自GeO2、GeC、以及GeCN的抗成核层。
此外，根据本发明，提供了一种半导体器件，包括：
第一介质层，所述第一介质层包括在其上设置的多个空气腔，所述多个空气腔中的每一个具有内表面；
所述多个空气腔中的每一个包括在所述空气腔的所述内表面上设置的抗成核层；以及
第二介质层，设置在所述第一介质层之上，由此密封每一个所述空气腔。
此外，根据本发明，在前述器件中，所述抗成核层包括DLC。
此外，根据本发明，在前述器件中，所述抗成核层包括选自GeO2、GeC以及GeCN的材料。
此外，根据本发明，在前述器件中，所述抗成核层包括选自SiO2、SiOF、SiCOH、SiC、以及SiCN的材料。
此外，根据本发明，在前述器件中，所述抗成核层具有范围为约1nm到约20nm的厚度。
附图说明
在结合附图(多个图)考虑下列描述时，本发明的结构、操作、以及优点将变得更加显而易见。附图旨在示例，而不是限制。
为了清楚地示例，在一些附图中某些单元被略去了，或者未按比例示例。为了清楚地示例清，截面视图是“片”或“近视”截面视图，略去了否则在“真实”截面图中可见的某些背景线。为了清楚地示例，方框图未示例对于本发明的实施或操作而言不关键的某些连接。
在下列附图的描述中，通常使用参考标号和图例(标识、文字描述)来识别单元。如果提供了图例，它们仅仅旨在帮助读者，不应以任何方式将其解释为限制。
通常，在附图的各个图(多个图)中，相似的单元用相似的的标号表示，典型地，在该情况中，后两位的重要数字是相同的，最重要的数字是附图(图)标号。
图1和2示例了现有技术的空气间隙形成工艺；
图3-5示例了根据本发明形成空气间隙的实施例；
图6示出了用于实施本发明的方法的工艺步骤的流程图。
具体实施方式
为了解释本发明，将简要讨论现有技术工艺的相关部分。现在参考图1，其示出了现有技术半导体器件100的一部分的截面视图。示出了在第一ILD层102中的多个金属区域104A、104B和104C。金属区域可以是互连线路(例如104A和104B)，或者过孔，如104C的情况。在第一ILD层102的顶上是具有顶表面107的氧化物层106。在图1示例的实例中，希望在互连104A与互连104B之间形成空气间隙。用于产生图1的半导体器件100的工艺步骤包括进行蚀刻(例如反应离子蚀刻(RIE))，以及采用蚀刻后清洗工艺，以形成具有内表面109的开放的腔108。
图2示出了使用形成空气间隙的现有方法对半导体器件100进行后续的步骤之后的现有技术半导体器件200的一部分的截面视图。在该步骤中，将第二介质层210淀积到氧化物层206上。第二介质层210是可以通过等离子增强化学气相淀积(PECVD)淀积的任何的典型的IC芯片绝缘膜，例如，SiO2、SiOF、SiCOH、SiC、SiCN、或它们的多孔形式。作为Cu/低k(k＜4.0的介质)多层布线技术的实例，第二介质层210可以是PECVDSiCOH。如上所述，相似的数字代表相似的特征，图2的氧化物层206与图1的氧化物层106相似。第二介质层210在互连204A与204B之间形成了密封的空气腔208。在淀积第二介质层210的工艺期间，一些第二介质层材料(表示为212)被淀积在腔208的内部。这增加了电容并会产生不利的影响。因此，希望形成密封的空气腔，而不会将介质材料淀积在空气腔内。空气腔208的优选的尺寸依赖于互连的高度和使用的间隔。在当前的CMOS布线中，腔的深度和宽度的尺寸范围为约50nm(纳米)到约1um(1000nm)。最优选，腔208的深度比互连沟槽底部(表示为205A和205B)的深度大约8％到约12％，优选约10％，所以边缘电场基本上被包含在腔内而不是被包含在剩余的介质中。通过本发明有效地实现了这一点，将在下列段落中详细地描述本发明。
图3示出了为了形成根据本发明的空气间隙对半导体器件100进行后续的步骤之后的半导体器件300的一部分的截面视图。在该步骤中，将抗成核层318淀积到氧化物层306上。抗成核层318同样在腔308的内部增加了衬里。抗成核剂-阻止籽晶种生长的试剂，为随后的淀积步骤提供了选择性。通过描述随后的附图，来讨论这一点。使用公知的方法包括旋涂技术、化学溶液淀积、或化学气相淀积，淀积抗成核层318。
在一个实施例中，抗成核层318包括类金刚石碳(DLC)。该材料是氢化(hydrogenated)碳，其相对硬并耐用，还可用作“防粘”膜。DLC层的典型的厚度值的范围为1nm到20nm。除了DLC之外，还涵盖其它抗成核材料，其包括，但不限于，非晶碳(α-C)，或无机介质例如选自SiO2、SiOF、SiCOH、SiC以及SiCN的旋涂(spin on)或PECVD淀积的膜。还涵盖使用基于锗的化合物例如GeO2、GeC以及GeCN。
可以通过各种淀积工艺例如化学气相淀积(CVD)、等离子体气相淀积(PVD)、溅射等等施加DLC(或非晶碳(α-C))的抗成核层318。DLC层318具有与金刚石层相似的特性，但是比不上100％的金刚石。因此，DLC层318可以具有并入其中的其它元素例如硅或锗。
图4示出了为了形成根据本发明的空气间隙对半导体器件300进行后续的步骤之后的半导体器件400的一部分的截面视图。如上所述，抗成核层418(比较318)作为“防粘”层。随后淀积的介质将不会粘附到抗成核层418。希望随后的介质粘附到氧化物层406上。因此，从氧化物层406的表面去除抗成核层418。然而，仍然在腔408的内表面上保留抗成核层418(比较图3的层318)。在一个实施例中，通过溅射淀积工具从氧化物层406的顶表面去除抗成核层。可以使用各种其它的技术用于去除抗成核层418。这些技术包括各向异性蚀刻方法例如等离子体蚀刻、反应离子蚀刻(RIE)、溅射清洗、或离子束铣。用于去除抗成核层的处理工具包括RIE蚀刻器、PVD金属工具(其包含溅射预清洗腔)、等离子体蚀刻器和灰化器(asher)、以及离子束铣。
图5示出了为了形成根据本发明的空气间隙对半导体器件400进行后续的步骤之后的半导体器件500的一部分的截面视图。在该步骤中，将第二介质层510淀积到氧化物层506上。由于抗成核层518仍保留在密封的空气腔508的内表面上，所以介质材料不会粘附到腔508的内表面。因此，空气间隙的电容小于先前描述的现有技术方法的空气间隙的电容。依赖于所使用的材料类型，由于使用了抗成核层518，电容减小了约5％到20％。
图6示出了用于实施本发明的方法的流程图。在工艺步骤642中，形成开放的腔，例如图1中的108。在工艺步骤644中，淀积抗成核层，例如图3中的318。在步骤646中，从顶表面去除抗成核层318，如图4所示(比较图3)。最后，在步骤646中，淀积第二介质层，例如图5中的层510。
对于多层半导体器件内的各种层，根据需要，可以重复该方法。通过减小互连间的电容，本发明改善了半导体性能。
应该理解，本发明可以具有各种其它的实施例。此外，虽然这里示出和描述的本发明的形式构成了本发明的优选实施例，但是其不旨在示例本发明的所有可能的形式。还应该理解，使用的词语是描述性的词语而不是限制，并且可以做出各种改变而不背离公开的本发明的精神和范围。因此，应该通过所附权利要求及其法律等价物而不是仅仅通过给出的实例来确定本发明的范围。

Claims (20)

1.一种在半导体器件内形成腔的方法，包括以下步骤：
在所述半导体器件的第一介质层内形成开放的腔，所述第一介质层具有在其上设置的氧化物层，所述氧化物层具有顶表面，并且所述开放的腔具有内表面；
在所述氧化物层上淀积抗成核层，由此所述抗成核层粘附到所述开放的腔的所述内表面；
从所述第一介质层的所述顶表面去除所述抗成核层，由此所述抗成核层保留在所述开放的腔的所述内表面上；以及
在所述半导体器件上淀积第二介质层，由此形成密封的腔。
2.根据权利要求1的方法，其中淀积抗成核层的所述步骤包括淀积DLC层。
3.根据权利要求2的方法，其中淀积所述DLC层的所述步骤包括淀积具有约10到约200埃的厚度的DLC层。
4.根据权利要求1的方法，其中使用溅射淀积工具进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
5.根据权利要求1的方法，其中使用旋涂技术进行在所述氧化物层上淀积抗成核层的所述步骤。
6.根据权利要求1的方法，其中使用化学溶液淀积进行在所述氧化物层上淀积抗成核层的所述步骤。
7.根据权利要求1的方法，其中使用化学气相淀积进行在所述氧化物层上淀积抗成核层的所述步骤。
8.根据权利要求1的方法，其中使用等离子体增强化学气相淀积进行在所述氧化物层上淀积抗成核层的所述步骤。
9.根据权利要求1的方法，其中使用等离子体蚀刻方法进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
10.根据权利要求1的方法，其中使用反应离子蚀刻方法进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
11.根据权利要求1的方法，其中使用离子束铣方法进行从所述氧化物层的所述顶表面去除所述抗成核层的所述步骤。
12.根据权利要求1的方法，其中在所述半导体器件上淀积第二介质层的所述步骤包括淀积选自SiO2、SiOF、SiCOH、SiC、和SiCN、及其多孔形式的介质的步骤。
13.根据权利要求1的方法，其中淀积抗成核层的所述步骤包括淀积选自SiO2、SiOF、SiCOH、SiC、以及SiCN的抗成核层。
14.根据权利要求1的方法，其中淀积抗成核层的所述步骤包括淀积选自GeO2、GeC以及GeCN的抗成核层。
15.根据权利要求1的方法，其中淀积抗成核层的所述步骤包括淀积非晶碳层。
16.一种半导体器件，包括：
第一介质层，所述第一介质层包括设置在其上的多个腔，所述多个腔中的每一个具有内表面；
所述多个腔中的每一个包括在所述腔的所述内表面上设置的抗成核层；以及
第二介质层，设置在所述第一介质层之上，由此密封每一个所述腔。
17.根据权利要求16的半导体器件，其中所述抗成核层包括DLC。
18.根据权利要求16的半导体器件，其中所述抗成核层包括选自GeO2、GeC以及GeCN的材料。
19.根据权利要求16的半导体器件，其中所述抗成核层包括选自SiO2、SiOF、SiCOH、SiC、以及SiCN的材料。
20.根据权利要求16的半导体器件，其中所述抗成核层包括非晶碳。
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