CN104237313B - 用于生物检测的纳米通道方法和结构 - Google Patents
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Abstract
本发明涉及用于生物检测的纳米通道方法和结构。纳米通道传感器和用于构造纳米通道传感器的方法。示例性方法包括在绝缘层上形成牺牲线、形成电介质层、蚀刻出电极沟槽对、形成电极对以及去除所述牺牲线以形成纳米通道。所述电介质层可以形成在绝缘层上以及所述牺牲线周围。可以在所述牺牲线的相反侧上在所述电介质层中蚀刻出所述电极沟槽对。可以通过用电极材料填充所述电极沟槽，形成所述电极对。可以通过在所述至少一对电极之间形成纳米通道，去除所述牺牲线。
Description
技术领域
本发明涉及分子传感器，更具体地，涉及纳米通道传感器以及用于构造纳米通道传感器的方法。
背景技术
生物传感器可以通过将纳米通道集成到互补金属氧化物半导体(CMOS)芯片中来构造。这些纳米通道可能呈现数个微米的直径，供细胞和细菌感测。它们的直径也可以从数十纳米变化到一纳米的一部分，来进行病毒和生物大分子感测。
电极对可以是线(line)生物传感器纳米通道，并且可用于在纳米通道中检测诸如细胞、细胞片段、细菌、病毒和生物大分子的目标。所述电极检测在纳米通道内流动的溶液中的目标。电极对也可以用于在纳米通道中和纳米通道周围产生电场。所述电场可以用于操纵在纳米通道内的溶液中的带电目标，例如，使分子与纳米通道的长度对准、将分子保持在适当位置、或者使分子沿着纳米通道移动。
发明内容
因此，本发明的一个示例性方面是一种纳米通道传感器，其包括衬底、电介质层、纳米通道、馈送通道(feed channel)和电极对。所述电介质层可以形成在所述衬底之上。所述纳米通道和所述馈送通道可以形成在所述电介质层中。所述馈送通道可以包括底部和顶部。所述馈送通道的所述顶部可以具有与所述馈送通道的所述底部相比较大的横截面宽度。所述电极对可以位于所述纳米通道的相反侧上。
本发明的另一个示例性方面是一种纳米通道传感器，其包括衬底、电介质层、纳米通道、馈送通道、电极对和第二电介质层。所述第一电介质层可以形成在所述衬底之上。所述纳米通道和所述馈送通道可以形成在所述电介质层中。所述电极对可以位于所述纳米通道的相反侧上。所述盖层可以覆盖所述馈送通道。所述盖层也可以界定穿过所述第二电介质层通向所述馈送通道的多个开口。
本发明的又一示例性方面是一种将电极与纳米通道传感器对准的方法，该方法包括在绝缘层上形成牺牲线、形成电介质层、蚀刻电极沟槽对、形成电极对以及去除所述牺牲线以形成纳米通道。所述第一电介质层可以形成在所述衬底上以及所述牺牲线周围。可以在所述牺牲线的相反侧上在所述第一电介质层中蚀刻出所述电极沟槽对。可以通过用电极材料填充所述电极沟槽，形成所述电极对。可以通过在所述至少一对电极之间形成纳米通道，去除所述牺牲线。
附图说明
在说明书的结尾处的权利要求书中特别指出并且清楚地要求保护被认为是本发明的主题。从以下结合附图进行的详细描述，本发明的前述及其它目的、特征和优点是显而易见的，在附图中：
图1A、1B和1C示出了根据本发明一个实施例的纳米通道传感器。
图2A和2B示出的连续流程图示例出了根据本发明另一个实施例的将电极与纳米通道传感器对准的第一示例性方法。
图3A和3B示出的连续流程图示例出了根据本发明又一个实施例的将电极与纳米通道传感器对准的第二示例性方法。
图4A和4B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的牺牲线沉积步骤的横截面视图和俯视图。
图5A和5B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的电介质层形成和平面化步骤的横截面视图和俯视图。
图6A和6B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的电极沟槽蚀刻步骤的横截面视图和俯视图。
图7A和7B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的电极形成步骤的横截面视图和俯视图。
图8A和8B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的、第二电介质层形成步骤和在第二电介质层中形成开口的横截面视图和俯视图。
图9A和9B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的牺牲线去除步骤的横截面视图和俯视图。
图10A和10B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的夹断(pinch-off)步骤的横截面视图和俯视图。
图11A和11B分别示出了根据用于将电极与纳米通道传感器对准的第一示例性方法的入口、出口和电极暴露步骤的横截面视图和俯视图。
图12示出的流程图示例出了根据本发明的又一个实施例用于构造纳米通道传感器的第三示例性方法。
图13A-13C示出了根据第三示例性方法构造的纳米通道传感器，其包括流体端口(port)区、馈送通道区和纳米通道区。
图14A、14B和14C分别示出了根据用于构造纳米通道传感器的第三示例性方法的厚牺牲线沉积步骤的端口区、纳米通道区和馈送通道区的横截面视图。
图15A、15B和15C分别示出了根据用于构造纳米通道传感器的第三示例性方法的第一电介质层形成和平面化步骤的端口区、纳米通道区和馈送通道区的横截面视图。
图16A、16B和16C分别示出了根据用于构造纳米通道传感器的第三示例性方法的薄牺牲线沉积步骤的端口区、纳米通道区和馈送通道区的横截面视图。
图17A、17B和17C分别示出了根据用于构造纳米通道传感器的第三示例性方法的第二电介质层形成步骤的端口区、纳米通道区和馈送通道区的横截面视图。
图18A、18B和18C分别示出了根据用于构造纳米通道传感器的第三示例性方法的牺牲线去除步骤的端口区、纳米通道区和馈送通道区的横截面视图。
图19A、19B和19C分别示出了根据用于构造纳米通道传感器的第三示例性方法的夹断步骤的端口区、纳米通道区和馈送通道区的横截面视图。
图20示出了与CMOS芯片上的后端线程(BEOL)布线层集成的纳米通道传感器的横截面视图。
具体实施方式
参考本发明的实施例描述本发明。贯穿本发明的说明书，参考图1A-19C。当提及图时，贯穿图中示出的相似的结构和元件用相似的附图标记指示。
图1A、1B和1C示出了根据本发明的一个实施例的纳米通道传感器，该纳米通道传感器包括纳米通道传感器区100、馈送通道区101和端口区109。所述纳米通道传感器区100包括衬底102、电介质层103、纳米通道106和电极对112。所述纳米通道传感器区100也可以包括盖层114。馈送通道区101包括形成在电介质层103内的馈送通道107。端口区109包括形成在电介质层103、114和118内的流体入口/出口端口121。
电介质层103可以形成在所述衬底102之上。电介质层103可以是绝缘膜。例如，电介质层103可以包含二氧化硅。衬底102也可以包含位于电介质层103和馈送通道107下方的电介质层。纳米通道106可以形成在电介质层103中。馈送通道107也可以形成在电介质层103中。馈送通道107可以包括底部110和顶部108，其中顶部108与底部110相比具有较大的横截面宽度。馈送通道107的顶部108以及纳米通道106也可以具有与馈送通道107的底部110相比较小的横截面高度。顶部108也可以延伸超出底部110的边缘。纳米通道106可以具有与馈送通道107的顶部108相同的高度，并且由与馈送通道107的顶部108相同的牺牲层形成。
根据本发明的一个实施例，电介质层103可以包括底部电介质层104和顶部电介质层105。纳米通道106可以形成在顶部电介质层105中。馈送通道107的顶部108可以形成在顶部电介质层105中，并且馈送通道107的底部110可以形成在底部电介质层104中。
电极对112可以位于纳米通道106的相反侧上。电极112可以包含薄的钯(Pd)层、氮化钛(TiN)扩散阻挡层、之后是铜层。电极112可以形成在顶部电介质层105中。
根据本发明的一个实施例，所述纳米通道传感器也可以包括位于电介质层103之上的盖层114。盖层114可以覆盖纳米通道106、馈送通道107和电极112。盖层114也可以界定穿过盖层114通向馈送通道107和/或纳米通道106的多个开口116。盖层114也可以是薄的绝缘体层。
根据本发明的另一个实施例，所述纳米通道传感器也可以包括位于纳米通道106与电极112之间的保形(conformal)电介质层120。此外，所述保形电介质层120可以包含铝氧化物或铪氧化物。电介质材料的夹断层118可以“夹断”或密封盖层114中的多个开口116。所述夹断层可以是薄的非保形电介质。
根据本发明的又一个实施例，包括流体入口或出口端口121的图1C中示出的端口区109可以通过与用于形成纳米通道(nanochannel)通道传感器区和馈送通道区的工艺相同的工艺并且与它们同时形成，在所述纳米通道通道传感器区和馈送通道区处穿过底部电介质层104、顶部电介质层105和盖层114提供开口。流体入口端口121被连接到馈送通道区101(即，与馈送通道区101流体连通)，馈送通道区101被连接到纳米通道通道传感器区100，纳米通道通道传感器区100被连接到另一馈送通道区并且连接到流体出口端口121。为了确保馈送通道在它们连接到端口区之处不被密封，将非保形电介质层用于所述夹断层。注意，夹断层被沉积在流体入口或出口端口底部处，因此层厚度应当小于馈送通道的高度(即，底部电介质层104和顶部电介质层105的厚度的和)。
根据本发明的又一个实施例，衬底102可以包括被沉积在诸如硅晶片的晶片上的绝缘体层，例如二氧化硅(SiO2)。衬底102也可以是绝缘体上硅(SOI)晶片的一部分。图2A和2B示出了根据本发明的一个实施例将电极与纳米通道传感器对准的第一示例性方法200。在本发明的一个实施例中，方法200与后端线程(BEOL)芯片制造工艺整合。例如，图20示出了包含有源电子器件的CMOS衬底2001，其承载着将有源器件与纳米通道传感器2003互连的后端线程(BEOL)2002布线层。所述布线层提供纳米通道传感器2003与CMOS衬底2001上的有源器件之间的电连接。
返回图2，方法200可以包括在衬底202上形成牺牲线、形成电介质层204、蚀刻一对电极沟道206、形成一对电极208、沉积盖层210、形成穿过盖层的开口212、去除牺牲线以形成纳米通道和馈送通道214、以及沉积夹断层216。
方法200包含牺牲线形成步骤202，如图4A和4B所示。在牺牲线形成步骤202，在绝缘层403上沉积牺牲线404。绝缘层403可以包括在诸如硅晶片的晶片上沉积的二氧化硅(SiO2)。所述绝缘层也可以是绝缘体上硅(SOI)晶片的一部分，在这种情况下，牺牲线404可以通过蚀刻绝缘体上方的晶片的薄硅层而形成，得到图4A和4B中示出的结构。
根据本发明的一个实施例，牺牲线404可以包含诸如多晶硅、非晶硅、单晶硅或锗的牺牲线材料。牺牲线404的尺寸可以通过改变牺牲线材料的厚度和线宽度而变化。牺牲线可以由牺牲线材料的薄膜形成。此外，可以使用反应离子蚀刻(RIE)工艺、常规光刻、电子束技术或者侧壁转移工艺，对牺牲线404进行构图(pattern)。在构图之后，牺牲线材料也可以被部分氧化以减小所述材料的尺寸。
返回图2A-2B，在牺牲线形成步骤202之后，方法200前进到电介质层形成步骤204，如图5A和5B所示。在电介质层形成步骤204，在绝缘层403上以及牺牲线404周围形成第一电介质层406。电介质层406可以是绝缘膜。其也可以包含二氧化硅。可以通过使用绝缘材料的等离子体增强的化学气相沉积(PECVD)、之后进行化学机械抛光(CMP)步骤以平面化所述材料，来形成电介质层。CMP步骤可以在牺牲线404的顶面处停止。
返回图2A-2B，在电介质层形成步骤204之后，方法200前进到电极沟槽蚀刻步骤206，如图6A和6B所示。在电极沟槽蚀刻步骤206，在牺牲线404的相反侧上在电介质层406中蚀刻至少一对电极沟槽408。电极沟槽蚀刻步骤206也可以包括以与蚀刻所述牺牲线相比较快的蚀刻速率蚀刻所述电介质层。例如，可以使用RIE工艺来形成所述沟槽。
电极沟槽408可以垂直于牺牲线404，并且可以被蚀刻到电介质层406中。电极沟槽蚀刻步骤206可以在略微蚀刻或不蚀刻牺牲线404的情况下实现。此外，可以通过控制蚀刻时间，或者通过在第一电介质层406中或其下方构建蚀刻停止层，控制沟槽的深度。电极沟槽406可以被蚀刻到绝缘层403中。返回图2A-2B，在电极沟槽蚀刻步骤206之后，方法200前进到电极形成步骤208，如图7A和7B所示。在电极形成步骤208，通过用电极材料填充电极沟槽408形成至少一对电极410。可以使用CMP来平面化电极材料。所述电极可以包括多个层。例如，感测电极可以包含薄的钯(Pd)层、氮化钛(TiN)扩散阻挡层、之后是铜层。如果使用Pd，则可以使用Ar溅射工艺来蚀刻暴露的Pd(如果所述暴露的Pd未被CMP去除)。
返回图2A-2B，在电极形成步骤208之后，方法200前进到盖层形成步骤210，如图8A和8B所示。在盖层形成步骤210，沉积盖层412。盖层412可以覆盖牺牲线404和电极410。第二电介质层412也可以是薄的绝缘体层。
返回图2A-2B，在盖层形成步骤210之后，方法200前进到开口蚀刻步骤212。在开口蚀刻步骤212，穿过所述盖层412形成多个开口或孔414。这些开口414可以通向(lead to)牺牲线404并且暴露牺牲线404。注意，如果牺牲线被部分氧化，则将穿过氧化的层以及盖层412蚀刻所述开口或孔，从而暴露牺牲线404。在图8A和8B中示出了开口414。
返回图2A-2B，在开口蚀刻步骤212之后，方法200前进到牺牲线去除步骤214，如图9A和9B所示。在牺牲线去除步骤214，牺牲线404被去除，以便在电极410之间形成纳米通道416。牺牲线去除步骤214可以包括通过所述多个开口414将二氟化氙(XeF2)引入到牺牲线404。可以使用气相蚀刻工艺引入XeF2。牺牲线去除步骤214可涉及除了牺牲线404之外的部件的少量蚀刻或未蚀刻。
根据本发明的一个实施例，除了纳米通道416之外，方法200还可以用于形成馈送通道。馈送通道和纳米通道416可以形成长的、连续的通道，并且可以使用第一示例性方法200同时形成。馈送通道可以包括底部和顶部。馈送通道的顶部可以具有与底部相比较大的宽度。馈送通道的顶部也可以具有与馈送通道的底部相比较小的高度。馈送通道的底部的总横截面面积(即，高度乘以宽度)可以大于馈送通道的顶部的横截面面积。
根据本发明的一个实施例，每对电极410在纳米通道416的相反侧上自对准。电极410也可以与纳米通道416的内容物电隔离。电极410可以与纳米通道416直接电接触，例如，与纳米通道416的内容物欧姆接触。
在牺牲线去除步骤214之后，方法200可以前进到夹断步骤216，如图10A和10B所示。在夹断步骤，在盖层412上沉积夹断层418。夹断层418可以密封或“夹断”通向牺牲线404的开口414。夹断层418可以是薄的非保形绝缘体层。夹断步骤216可以是常规微机电系统(MEMS)制造步骤。
在夹断步骤216之后，方法200可以前进到蚀刻步骤，以暴露入口贮器(inletreservoir)、出口贮器以及电极，如图11A和11B所示。这些蚀刻步骤可以使用RIE工艺进行。任何入口和出口都可以被连接到纳米通道。入口和出口也可以包含偏置电极。
根据本发明的一个实施例，通向牺牲线的所述多个开口414可以远离被指派用于入口和出口贮器的位置。因此，在牺牲线去除步骤214期间，牺牲线404的去除可以限于牺牲线404的远离所述贮器的部分。在所述牺牲线的最初去除之后，可以将用于暴露入口和出口贮器的蚀刻步骤选择成最小化所述牺牲线的残存部分的蚀刻。最后，牺牲线的残存部分可以例如使用气相XeF2来去除，形成完成的纳米通道。开口414也可以连接到所述牺牲线的远离所述牺牲线的纳米通道片段(segment)的部分(section)。例如，所述开口可以连接到所述牺牲线的馈送通道片段。
根据本发明的一个实施例，使用第一示例性方法200构造的完成的纳米通道传感器可以被用于进行阻抗谱实验。
图3A和3B示出了根据本发明的另一个实施例将电极与纳米通道传感器对准的第二示例性方法300。图3A和3B中示出的方法300中的很多步骤与图2A-2B中示出的方法相似。
方法300涉及牺牲线形成步骤302。在牺牲线形成步骤302，在绝缘层上沉积牺牲线。在牺牲线形成步骤302之后，方法300前进到电介质层形成步骤304。
在电介质层形成步骤304，在衬底上围绕着牺牲线形成电介质层，并且该电介质层被平面化。在电介质层形成步骤304之后，方法300前进到电极沟槽蚀刻步骤306。
在电极沟槽蚀刻步骤306，在牺牲线的相反侧上在电介质层中蚀刻出至少一对电极沟槽。在电极沟槽蚀刻步骤306之后，方法200前进到保形电介质沉积步骤308。
在保形电介质层沉积步骤308，在牺牲线与电极沟槽之间沉积保形高k电介质层。保形高k电介质层可以是薄膜并且可以包含诸如铝氧化物或铪氧化物的材料。可以选择保形电介质层，以便在开口蚀刻步骤314期间允许蚀刻但是在牺牲线去除步骤316期间最小化或防止蚀刻。在保形电介质层沉积步骤308之后，方法300前进到电极形成步骤310。
在电极形成步骤310，通过用电极材料填充电极沟槽，形成至少一对电极。可以使用CMP来平面化电极材料。所述电极可以包括多个层。例如，所述电极可以包含氮化钛(TiN)扩散阻挡层、之后是铜层。可以使用CMP来平面化电极材料。在电极形成步骤310之后，方法300前进到盖层形成步骤312。
在盖层形成步骤312，沉积盖层。盖层可以覆盖位于牺牲线404(如果其未被CMP工艺去除)之上的保形电介质层以及电极。在盖层形成步骤312之后，方法300前进到开口蚀刻步骤314。
在开口蚀刻步骤314，形成穿过所述盖层并且通向所述牺牲线的多个开口。所述开口也可以是所述保形电介质层中的开口。在开口蚀刻步骤314之后，方法300前进到牺牲线去除步骤316。
在牺牲线去除步骤316，牺牲线被去除以便在电极之间形成纳米通道。牺牲线去除步骤可以包括通过所述多个开口进行牺牲线的二氟化氙蚀刻。
在牺牲线去除步骤316之后，方法300可以前进到夹断步骤318。在夹断步骤318，在盖层上沉积夹断层。夹断层可以密封或“夹断”通向牺牲线的开口。夹断层可以是薄的非保形绝缘体层。夹断步骤可以是常规MEMS制造步骤。
在夹断步骤318之后，方法300可以前进到用于暴露电极接触衬垫(pad)的蚀刻步骤。这些蚀刻步骤可以使用RIE工艺进行。任何入口和出口都可以被连接到纳米通道。入口和出口也可以包含偏置电极。
根据本发明的一个实施例，除了纳米通道之外，方法300还可以用于形成馈送通道。馈送通道和纳米通道可以形成长的、连续的通道，并且可以使用第二示例性方法300同时形成。馈送通道可以包括底部和顶部。馈送通道的顶部可以具有与底部相比较大的宽度。馈送通道的顶部也可以具有与馈送通道的底部相比较小的高度。馈送通道的底部的总横截面面积(即，高度乘以宽度)可以大于馈送通道的顶部的横截面面积。
根据本发明的一个实施例，通向牺牲线的所述多个开口可以远离被指派用于入口和出口贮器的位置。因此，在牺牲线去除步骤316期间，牺牲线的去除可以限于牺牲线的远离所述贮器的部分。在所述牺牲线的最初去除之后，可以将用于暴露入口和出口贮器的蚀刻步骤选择成最小化所述牺牲线的残存部分的蚀刻。最后，牺牲线的残存部分可以例如使用气相XeF2来去除，形成完成的纳米通道。所述开口也可以连接到所述牺牲线的远离所述牺牲线的纳米通道片段的部分。例如，所述开口可以连接到所述牺牲线的馈送通道片段。
在根据第二示例性方法300构造的完成的纳米通道传感器中，电极可以被用于产生电场，所述电场有能力保持或移动所述纳米通道内的感兴趣颗粒。
图12示出了根据本发明的又一个实施例用于构造纳米通道传感器的第三示例性方法500。图12中示出的方法500中的很多步骤与图2A、2B、3A和3B中示出的方法相似。
方法500涉及构造具有馈送通道区602和纳米通道区604的纳米通道传感器600，如图13A-13C中所示。
图13A示出了在40×40mm CMOS芯片中实现的集成纳米通道传感器600。图13B示出了先前在图13A中突出显示的集成通道传感器600的部分。图13B示出了芯片600的流体端口区601、馈送通道区602和纳米通道区604。图13C示出了在图13B中突出显示的集成通道传感器600的部分。流体一般从一个流体端口601流入、经过馈送通道区602、经过纳米通道区604。流体可以经过反向路径、经过第二纳米通道区604、经过第二馈送通道区602流出，以及经过第二流体端口601流出。馈送通道区也可以包括支撑网(supporting mesh)，该支撑网有可能由硅氧化物构造。所述网可以在流体流动过程中为所述馈送通道区提供结构支撑。馈送通道可以具有比纳米通道大得多的横截面面积。这可以通过在馈送通道区602中使用另外的厚牺牲层实现。为了允许纳米通道传感器与CMOS布线(后端线程；BEOL)层集成，牺牲线可以由非晶硅或能够在约400℃或更低的温度下沉积并且能够被二氟化氙蚀刻的其它材料形成。在这种情况下，所述衬底将包含CMOS电路并且可以包含BEOL布线层中的一个或多个。
方法500以厚牺牲线形成步骤502开始，如图14A-14C所示。在厚牺牲线形成步骤502，在馈送通道区衬底608以及端口区衬底607上形成一个或多个厚牺牲线606。衬底607、608和610可以包含位于所述表面上的绝缘层605。
所述厚牺牲线606可以由牺牲线材料的薄膜形成。此外，可以使用反应离子蚀刻(RIE)、常规光刻、电子束技术或者侧壁转移工艺对厚牺牲线606进行构图。
在厚牺牲线形成步骤502之后，方法500前进到电介质层形成步骤504，如图15A-15C所示。在电介质层形成步骤504，在端口区衬底607、馈送通道区衬底608以及纳米通道区衬底610上形成电介质层612。电介质层也形成在厚牺牲线606之上。然后可以使用化学机械抛光(CMP)来平面化第一电介质层并且暴露厚牺牲线606的顶面。本领域技术人员将认识到，可以通过重复步骤502和504而在所述第一厚线的顶上形成具有逐渐增加的宽度的另外的厚牺牲线。
在电介质层形成步骤504之后，方法500前进到薄牺牲线沉积步骤506，如图16A-16C所示。在薄牺牲线沉积步骤506，在电介质层612之上或厚牺牲线606之上沉积牺牲线614和616的薄层。在纳米通道区604中，薄的窄牺牲线616被沉积在第一电介质层612之上。在端口区601和馈送通道区602中，薄的宽牺牲线614被沉积在电介质层612和厚牺牲线606二者之上，并且延伸超出厚牺牲线606的边缘。
薄牺牲线614和616可以具有比厚牺牲线606薄的横截面。薄的宽牺牲线614可以具有比薄的窄牺牲线616宽的横截面。薄的宽牺牲线614也可以具有比厚的牺牲线606宽的横截面并且延伸超出它们的边缘。
根据本发明的一个实施例，薄的和厚的牺牲线606、614和616可以包含诸如多晶硅、非晶硅、单晶硅、锗、钨、钼、钽或氮化钽的牺牲线材料。所述薄的牺牲线614和616可以由牺牲线材料的薄膜形成。此外，可以使用反应离子蚀刻(RIE)、常规光刻、电子束技术或者侧壁转移工艺对薄牺牲线614和616进行构图。在构图之后，所述薄牺牲线材料也可以被氧化。
返回图12，在薄牺牲线沉积步骤506之后，方法500前进到盖层形成步骤508，如图17A-17C所示。在第二电介质层形成步骤508，沉积盖层618。盖层618可以覆盖薄牺牲线614和616以及电介质层612。盖层618也可以是薄的绝缘体层。可以使用CMP来平面化第二电介质层的表面，有可能未去除足够的材料来暴露所述薄牺牲线。
在盖层形成步骤508之后，方法500前进到开口蚀刻步骤510。在开口蚀刻步骤510，分别在馈送通道区602和端口区601中穿过盖层618形成多个开口或孔609和620。这些开口609和620可以通向并且暴露薄的宽牺牲线614，如图17A和17C所示。
返回图12，在开口蚀刻步骤510之后，方法500前进到牺牲线去除步骤512，如图18A-18C所示。在牺牲线去除步骤512，牺牲线606、614和616被去除，以便形成端口620、馈送通道622和纳米通道624。厚牺牲线和薄的宽牺牲线的去除产生馈送通道622，并且薄的窄牺牲线的去除产生纳米通道。牺牲线去除步骤512可以包括通过所述多个开口620和609将二氟化氙(XeF2)引入到牺牲线606、614和616。可以使用气相蚀刻工艺引入XeF2。牺牲线去除步骤512可以涉及除了牺牲线606、614和616之外的部件的少量蚀刻或未蚀刻。
返回图12，在牺牲线去除步骤512之后，方法500前进到夹断步骤514，如图19A-19C所示。在夹断步骤514，在盖层618上沉积夹断层626。夹断层626可以密封或“夹断”馈送通道区602之上的开口609，但是不夹断通向牺牲线606、614和616的端口区601之上的相对较大的开口620。夹断层626可以是薄的非保形绝缘体层。
已经为了示例的目的给出了本发明的各种实施例的描述，但是所述描述并不旨在穷举或者限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，对于本领域普通技术人员而言，很多修改和变型是显而易见的。本申请中使用的术语被选择为最佳地解释实施例的原理、实践应用或相比于市场上发现的技术的技术改进，或者使得本领域普通技术人员能够理解本申请中公开的实施例。
Claims (20)
1.一种纳米通道传感器，包括：
衬底；
在所述衬底之上的电介质层；
在所述电介质层中的纳米通道；
在所述电介质层中的馈送通道，所述馈送通道包括底部和顶部，其中所述顶部具有与所述底部相比较大的横截面宽度；以及
位于所述纳米通道的相反侧上的电极对。
2.根据权利要求1所述的纳米通道传感器，其中，所述电介质层包含二氧化硅。
3.根据权利要求1所述的纳米通道传感器，还包括：在所述电介质层之上的盖层，并且其中所述盖层界定通向所述纳米通道和所述馈送通道中的至少一者中的一个的多个开口。
4.根据权利要求3所述的纳米通道传感器，还包括：所述纳米通道与所述电极之间的保形层，其中所述保形层具有高介电常数。
5.根据权利要求4所述的纳米通道传感器，其中，所述纳米通道传感器与互补金属氧化物导体(CMOS)芯片集成。
6.根据权利要求5所述的纳米通道传感器，其中，所述保形层包含铝氧化物和铪氧化物中的至少一种。
7.一种纳米通道传感器，包括：
衬底；
在所述衬底之上的电介质层；
在所述电介质层中的馈送通道；
在所述电介质层中的纳米通道；
在所述电介质层、所述馈送通道和所述纳米通道之上的盖层，所述盖层界定通向所述纳米通道和所述馈送通道中的至少一者中的一个的多个开口。
8.根据权利要求7所述的纳米通道传感器，其中，所述馈送通道包括底部和顶部，并且所述顶部具有与所述底部相比较大的横截面宽度。
9.根据权利要求8所述的纳米通道传感器，其中，所述馈送通道的所述顶部具有与所述馈送通道的所述底部相比较小的横截面高度。
10.根据权利要求7所述的纳米通道传感器，其中，所述纳米通道传感器与互补金属氧化物导体(CMOS)芯片集成。
11.根据权利要求10所述的纳米通道传感器，其中，所述纳米通道传感器与后端线程(BEOL)布线层集成。
12.一种将电极与纳米通道传感器对准的方法，该方法包括：
在绝缘层上形成牺牲线；
在所述绝缘层上以及所述牺牲线周围形成电介质层；
在所述牺牲线的相反侧上在所述电介质层中蚀刻出至少一对电极沟槽；
通过用电极材料填充所述电极沟槽，形成至少一对电极；以及
去除所述牺牲线以在所述至少一对电极之间形成纳米通道。
13.根据权利要求12所述的方法，其中，在所述电介质层中蚀刻出至少一对电极沟槽还包括：以比蚀刻所述牺牲线快的蚀刻速率蚀刻所述电介质层。
14.根据权利要求13所述的方法，还包括：沉积盖层，所述盖层覆盖所述牺牲线和所述电极。
15.根据权利要求14所述的方法，还包括：形成穿过所述盖层通向所述牺牲线的多个开口。
16.根据权利要求15所述的方法，其中，所述牺牲线包含非晶硅、多晶硅、锗、钨、钼、钽和氮化钽中的至少一种。
17.根据权利要求16所述的方法，其中，去除所述牺牲线以形成纳米通道包括：通过所述多个开口向所述牺牲线引入二氟化氙。
18.根据权利要求17所述的方法，还包括：在所述牺牲线与所述电极沟槽之间沉积保形层。
19.根据权利要求18所述的方法，其中，形成穿过所述盖层的多个开口包括：在所述保形层中形成所述多个开口。
20.根据权利要求13所述的方法，其中，所述电介质层包含二氧化硅。
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