CN101266969A - 双载子互补式金属氧化物半导体元件 - Google Patents

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Abstract

一种以单轴向机械应力(mechanical uniaxial strain)增强性能的双载子互补式金属氧化物半导体元件。于本发明第一实施例中包括一NMOS晶体管、一PMOS与一双极晶体管形成于基底的不同区域。一具有张应力的第一接触窗蚀刻终止层形成在一NMOS晶体管上以及一具有压应力的第二接触窗蚀刻终止层形成在PMOS与双极晶体管上，且增加了各元件的性能。另一实施例除了具应力的接触窗蚀刻终止层(stressed contact etch stop layer)外，还具有位于PMOS晶体管、NMOS晶体管与双极结晶体管的应变基极(strained base)中的应变沟道。

Description

双载子互补式金属氧化物半导体元件
技术领域
本发明关于一种半导体元件，特别关于双载子互补式金属氧化物半导体元件，尤其是具有不同应力的多重区域双载子互补式金属氧化物半导体元件。
背景技术
双载子互补式金属氧化物半导体元件为结合双极性与CMOS于同一芯片上的半导体元件。目前业界不断努力增加这些双载子互补式金属氧化物半导体元件的功效以使双载子互补式金属氧化物半导体元件的效率最大化且同时减少其尺寸。
而现今已使用多种方法来增加双载子互补式金属氧化物半导体元件的性能。其中一种方法为形成一具有浅沟槽的双载子互补式金属氧化物半导体元件，且上述浅沟槽以比硅的热膨胀系数(thermal expansion coefficient)低的介电材料填满。而此必然导致一双轴压应力(biaxial compressive strain)，其在集电极电流的方向上引发一单轴张应力。然而虽然双轴压应力可增强双极结晶体管(bipolar junction transistor，BJT)与异质结双极晶体管(heterojunctionbipolar transistor，HBT)，但其实际上对于位在相同芯片上的其它CMOS的性能具有不利的影响，尤其是对NMOS晶体管而言。
其它使用来增加双载子互补式金属氧化物半导体元件方法为使用张应力或压应力的薄膜当作一位于元件上的接触窗蚀刻终止层(contact etch stoplayer，CESL)。当在一NMOS晶体管上形成一张应力接触窗蚀刻终止层时，可通过对沟道区施加应力来增加NMOS晶体管的性能。然而，若在一PMOS晶体管或双极结晶体管上形成相同的张应力接触窗蚀刻终止层，则其实际上会降低PMOS晶体管或双极结晶体管的性能。
相反地，当在一PMOS晶体管或双极结晶体管上形成一压应力接触窗蚀刻终止层时，可通过对元件的沟道区施加应力来增加PMOS晶体管或双极结晶体管的性能。不幸的是，此压应力接触窗蚀刻终止层对位在相同芯片上的NMOS晶体管具有相反的影响，且会降低NMOS晶体管的性能。因此，芯片上的单一接触窗蚀刻终止层无法同时增强一PMOS晶体管、NMOS晶体管与双极结晶体管的性能。
由于形成双载子互补式金属氧化物半导体元件的方法具有上述及其它与电流相关问题，因此业界急需一种新的双载子互补式金属氧化物半导体元件，其可改善位于芯片上所有元件的性能。
发明内容
通过本发明的较佳实施例可解决前述与其它问题且具有技术上的优势，而本发明的较佳实施例是通过单轴向机械应力而使双载子互补式金属氧化物半导体元件的性能增强。
在一方面，本发明提供了一种半导体元件。该半导体元件包括一基底，其具有一第一区、一第二区与一第三区，且该基底具有一第一晶格常数；一第一半导体元件，其位于该第一区；一第二半导体元件，其位于该第二区，且该第二半导体元件与该第一半导体元件不同；一第一双极元件，其位于该第三区；一第一介电薄膜，其位于该第一区之上，且该第一介电薄膜具有一张应力；以及一第二介电薄膜，其位于该第二与第三区之上，且该第二介电薄膜具有一压应力。
上述的半导体元件，其中优选地，该第一半导体元件为一NMOS晶体管，且该第二半导体元件为一PMOS晶体管。
上述的半导体元件，其中优选地，该NMOS晶体管还包括一具有第二晶格常数的沟道区，该第二晶格常数小于该第一晶格常数。
上述的半导体元件，其中优选地，该PMOS晶体管还包括一具有第三晶格常数的沟道区，该第三晶格常数大于该第一晶格常数。
上述的半导体元件，其中优选地，该第一双极元件为一双极晶体管。
上述的半导体元件，其中优选地，该双极晶体管包括一发射极、一基极与一集电极，其中该基极区包括硅、硅锗或硅锗碳。
上述的半导体元件，其中优选地，该压应力和该张应力为约0.1-1.9GPa。
另一方面，本发明还提供了一种双载子互补式金属氧化物半导体元件。其包括一基底，其具有一第一区、一第二区与一第三区，其中该基底具有一第一晶格常数；一第一MOS晶体管，其位于该第一区中；一第二MOS晶体管，其位于该第二区中；一第一双极晶体管，其位于该第三区中；一第一介电薄膜，其位于该第一MOS晶体管之上，其中该第一介电薄膜具有一张应力；以及一第二介电薄膜，其位于该第二MOS晶体管与第一双极晶体管之上，其中该第二介电薄膜具有一压应力。
上述的双载子互补式金属氧化物半导体元件，其中优选地，该双极晶体管包括：一发射极；一基极，其包括硅、硅锗或硅锗碳；以及一集电极。
上述的双载子互补式金属氧化物半导体元件，其中优选地，该第一MOS晶体管为一NMOS晶体管，且该第二MOS晶体管为一PMOS晶体管。
上述的双载子互补式金属氧化物半导体元件，其中优选地，该NMOS晶体管还包括一具有第二晶格常数的沟道区，该第二晶格常数大于该第一晶格常数。
上述的双载子互补式金属氧化物半导体元件，其中优选地，该PMOS晶体管还包括一具有第三晶格常数的沟道区，该第三晶格常数小于该第一晶格常数。
上述的双载子互补式金属氧化物半导体元件，其中优选地，该压应力和该张应力为约0.1-1.9GPa。
本发明可通过介电薄膜各自增加各元件的性能，而不影响同一芯片上的其它元件的性能。
附图说明
图1显示本发明一实施例中，通过隔离结构分隔成三个区域的基底的剖面图。
图2显示本发明一实施例中，具有NMOS晶体管的图1结构的剖面图，其中NMOS晶体管形成在基底的第一区。
图3显示本发明一实施例中，具有PMOS晶体管的图2结构的剖面图，其中PMOS晶体管形成在基底的第二区。
图4显示本发明一实施例中，具有双极结晶体管的图3结构的剖面图，其中双极结晶体管形成在基底的第三区。
图5显示本发明一实施例中，具有张应力接触窗蚀刻终止层的图4结构的剖面图，其中张应力接触窗蚀刻终止层形成在NMOS晶体管之上。
图6显示本发明一实施例中，具有压应力接触窗蚀刻终止层的图5结构的剖面图，其中压应力接触窗蚀刻终止层形成在PMOS晶体管与双极结晶体管之上，但不在NMOS晶体管之上。
图7显示本发明一实施例的剖面图，其具有额外的应变沟道于NMOS晶体管、PMOS晶体管与包含应变基极的双极结晶体管中。
其中，附图标记说明如下：
101～基底           103～隔离区        104～n阱区
105～第一区         107～第二区        109～第三区
201～NMOS晶体管
203～NMOS晶体管              201的源/漏极区
205～NMOS晶体管              201的栅极介电层
207～NMOS晶体管              201的栅极电极
209～NMOS晶体管              201的间隙壁
211～NMOS晶体管              201的硅化接点
301～PMOS晶体管
303～PMOS晶体管              301的源/漏极区
305～PMOS晶体管              301的栅极介电层
307～PMOS晶体管              301的栅极电极
309～PMOS晶体管              301的间隙壁
311～PMOS晶体管              301的硅化接点
401～双极结晶体管            403～N+掩埋层
405～隔离结构                407～集电极
409～集电极槽                411～基极
412～基极连结                413～介电层
415～发射极                  417～硅化接点
501～第一接触窗蚀刻终止层    601～第二接触窗蚀刻终止层
701～沟道区                  703～沟道区
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附的附图，作详细说明如下：
以下以一特定的实施例来说明本发明的制作流程。在此实施例中是以双载子互补式金属氧化物半导体元件为例进行说明，其包括一PMOS晶体管、一NMOS晶体管与一双极结晶体管，其中一张应力接触窗蚀刻终止层位于该NMOS晶体管之上，且一压应力接触窗蚀刻终止层位于该PMOS晶体管与一双极结晶体管之上。应注意的是，本发明也可用来制造其它半导体元件。
图1显示一基底101具有隔离区103形成于其中。基底101可包括块状硅、经掺杂或未掺杂、或一绝缘层上硅(silicon on insulator，SOI)基底的一有源层。一般而言，一绝缘层上硅基底包括一半导体材料层，半导体材料例如硅、锗、硅锗、绝缘层上硅、绝缘层上硅锗(silicon germanium on insulator，SOIG)或上述的组合。其它的可使用基底还包括多层基底(multi-layered substrate)、梯度基底(gradient substrate)或混成定向基底(hybrid orientation substrate)。
依照本发明一实施例，基底101通过隔离结构405分隔成一第一区105、一第二区107与一第三区109。隔离区103一般为浅沟槽隔离结构(shallowtrench isolation structure，STI)，浅沟槽隔离结构是通过蚀刻基底101以形成一沟槽，然后以介电材料将沟槽填满来形成，例如氧化材料、高密度等离子体(high density plasma，HDP)氧化物等。然而也可使用其它形式的隔离结构来分隔基底101的第一区105、第二区107与第三区109。
在一实施例中，基底101为一p型基底，通过以n型不纯物来掺杂第二区107以在第二区中形成一n阱区104，n型不纯物例如磷，或者也可使用其它n型掺杂物，例如砷、锑、氮或其类似物。如此会在基底101的第二区形成n阱区104，而第一区105与第三区109则维持p型导电性。
图2显示在基底101的第一区105形成一NMOS晶体管201。NMOS晶体管201具有源/漏极区203、一栅极介电层205、一栅极电极207、间隙壁209与视需要而设的硅化接点(silicided contact)211。
以现有制造工艺在基底101的第一区105形成栅极介电层205与栅极电极207并将其图案化。栅极介电层205较佳为一高介电常数材料，例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、上述的组合或上述的类似物。栅极介电层205的相对介电系数(relative permittivity)值大于约4较佳。此种材料还包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或上述的组合。
在一较佳实施例中，栅极介电层205包括一氧化层，栅极介电层205可通过任何氧化工艺来形成，例如以湿或干热氧化法，在包括氧化物、水、一氧化氮或上述的组合的环境下形成，或是通过使用四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)与氧气当作前驱物的化学气相沉积(chemicalvapor deposition，CD)技术来形成。在一实施例中，栅极介电层的厚度为约8-50
Figure A20071014099900091
，但较佳为约16
Figure A20071014099900092
。
栅极电极207较佳包括一导电材料，例如金属(例如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如氮化钛、氮化钽)、掺杂多晶硅、其它导电材料或上述的组合。在一较佳实施例中，以低压气相沉积(low-pressure chemical vapordeposition，LPCVD)所形成的掺杂或未掺杂多晶硅来作为栅极电极207，其厚度为约400-2500
Figure A20071014099900093
，但较佳为约1500
Figure A20071014099900094
。
间隙壁209形成在栅极介电层205与栅极电极207的侧壁上。首先，在现有形成的结构上毯覆沉积(blanket depositing)一间隙壁层(未显示)。间隙壁层较佳包括氮化硅、氮氧化物、碳化硅、氮氧化硅、氧化物与上述的类似物，且其通过一般所使用的方法来形成较佳，例如化学气相沉积、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition)、溅镀与其它本技术领域所熟知的方法。之后将间隙壁209图案化，通过各向异性(anisotropically)蚀刻移除结构的水平表面上的间隙壁层以形成间隙壁209。
通过注入适合的n型掺杂物在第一区105形成源/漏极区203，适合的n型掺杂物，例如氮、磷、砷或是在n阱区104中所掺杂的类似物。以栅极电极207与栅极间隙壁209当作掩模来注入源/漏极区203。应注意的是，本领域技术人员当能了解其它许多制造工艺也可用来形成源/漏极区203。例如，可执行多个注入，并使用间隙壁与衬层的各种组合以形成特定形式的源/漏极区。因此，本发明并不限于以上述步骤所形成的源/漏极区203。
可视需要使用一硅化工艺来对源/漏极区203与栅极电极207形成硅化接点211。硅化接点211较佳包括镍。但是，也可使用其它一般使用的材料，例如钛、钴、钯、铂、铒。如本领域技术人员所熟知，硅化反应通过毯覆沉积一适合的金属层以及接着进行一退火步骤来执行较佳，其中金属与位于下方露出的硅反应。之后较佳通过选择性蚀刻移除未反应的金属。硅化接点211的厚度为约5-50nm较佳。
图3显示在基底101的第二区107形成一PMOS晶体管301。与NMOS晶体管201相似，PMOS晶体管301具有源/漏极区303、一栅极介电层305、一栅极电极307、间隙壁309与硅化接点311。栅极介电层305、栅极电极307、间隙壁309与硅化接点311可分别由上述图2中形成栅极介电层205、栅极电极207、间隙壁209与硅化接点211的方法来形成。
通过注入p型掺杂物在第一区105形成源/漏极区303，p型掺杂物，例如硼、镓、铟或是在基底101的第一区105中所掺杂的类似物。用栅极307与栅极间隙壁309当作掩模来注入源/漏极区303较佳。如同上述的源/漏极区203，本领域技术人员当能了解其它许多制造工艺也可用来形成源/漏极区303。例如，可执行多个注入，并使用间隙壁与衬层的各种组合以形成特定形式的源/漏极区。因此，本发明并不限于以上述步骤所形成的源/漏极区303。
图4显示在基底101的第三区109形成一双极结晶体管401。为了形成双极结晶体管401，可通过注入一n型掺杂物，例如磷，于基底101中来形成一N+掩埋层403。但也可使用其它n型掺杂物，例如砷、氮、锑或上述的类似物，或者是其它注入的方法。可将N+掩埋层403形成在距离基底101上表面约0.5-1μm的深度处，且其厚度为约0.6-0.8μm，而较佳的深度为约0.8μm，较佳的厚度为约0.6μm。
一旦形成了N+掩埋层403，则可在N+掩埋层403的一部分上形成一隔离结构405。隔离结构405是通过蚀刻基底101以形成一沟槽，然后以介电材料将沟槽填满来形成，例如氧化材料、高密度等离子体(high densityplasma，HDP)氧化物等。或者，可使用隔离结构的其它形式来将基底101的第三区109分隔成两区。
一旦形成隔离结构405，则一集电极407与一集电极槽(collectorsinker)409也跟着形成。集电极407形成在基底101的上表面与N+掩埋层403之间。集电极407较佳形成在隔离结构405与隔离区103之间，但不与其物理上接触，其中隔离区103将双极结晶体管401与基底101上的其它元件分离。可通过离子注入在基底101中注入一n型掺杂物，例如磷，来形成集电极407。或者，也可使用其它n型掺杂物，例如砷、氮或锑与其它注入方法。
集电极槽409也可形成在N+掩埋层403与基底101的上表面间。集电极槽409较佳为与集电极407分别位于隔离结构405的两侧。可用离子注入以注入n型离子，例如磷进入基底101来形成集电极槽409。但也可使用其它n型掺杂物，例如砷、氮、锑或上述的类似物，或者是其它注入的方法。
基极411较佳是形成在第三区内的基底101的部分上表面。基极411较佳包括多晶硅，其中多晶硅掺杂了p型掺杂物，例如硼。基极411较佳通过低温外延生长(low temperature epitaxial，LTE)技术来形成。基极411的厚度为约10-50nm，较佳为约20nm。或者可使用其它形成方法，例如外延生长，与其它p型掺杂物例如铝或镓来形成基极411。
为了形成一异质结双极晶体管来取代双极结晶体管，基极411可视需要由硅锗形成，或者也可使用其它材料，例如铝镓砷化物(aluminum galliumarsenide)。
可在基极411上形成一基极连结412。基极连结412较佳为多晶硅。当基极411为多晶硅时，基极411与基极连结412可同时形成。若基极411为硅锗，可在分开的步骤中通过外延生长形成基极连结412。在一实施例中，基极411掺杂了硼，基极连结412也掺杂了p型掺杂物，例如硼。基极连结412的厚度较佳为约40-80nm，更佳为约60nm。
可蚀刻基极连结412以物理上露出基极411的一部分，且可形成一介电层413于基极411之上。介电层413较佳为一氧化层。在一实施例中，例如通过在温度为约600-900℃的热生长或是使用四乙氧基硅烷与氧气当作前驱物的化学气相沉积技术来形成介电层413。但也可使用本领域技术人员熟知的其它制造工艺与其它材料，例如氧化硅、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、上述的组合或类似物。介电层413的厚度较佳为约100-200nm，更佳为约150nm。
之后可蚀刻介电层413以物理上露出基极411的一部分，且将其填满以形成发射极415，发射极415填满了被蚀刻的区域，且位于介电层413之上。发射极415较佳由多晶硅形成，其中多晶硅掺杂了一n型掺杂物，例如磷，且发射极415可通过化学气相沉积来形成。或者可使用其它材料或制造工艺来形成发射极415。对于发射极415与基极连结412可使用一硅化工艺以形成一硅化接点417。硅化接点417较佳包括镍。然而也可使用其它常用的材料，例如钛、钴、钯、铂、铒与上述类似物。如本技术领域所熟知，硅化反应较佳通过毯覆沉积一适合的金属层以及接着进行一退火步骤来执行，其中金属与位于下方露出的硅反应。之后较佳通过选择性蚀刻移除未反应的金属。硅化接点411的厚度为约5-50nm较佳。
在其它实施例中，双极结晶体管401可由上述的NPN晶体管置换为PNP晶体管。于此实施例中，基底101的第三区109最初以n型掺杂物掺杂，例如磷。因此，发射极415与集电极407可由p型材料形成，例如硅掺杂硼，基极411可由n型掺杂物来形成，n型掺杂物则例如磷或砷。
图5显示于NMOS晶体管301的上形成一第一接触窗蚀刻终止层501(CESL-1)。在一实施例中，由氮化硅利用等离子体增强化学气相沉积来形成第一接触窗蚀刻终止层501。或者可使用其它的材料或替代技术来形成第一接触窗蚀刻终止层501，其它材料例如氮化物、氮氧化物、上述的组合或类似物。第一接触窗蚀刻终止层501的厚度较佳为约20-200nm，更佳为80nm。第一接触窗蚀刻终止层501给予的张应力为约0.1-1.9GPa较佳。此张应力在NMOS晶体管201的沟道中产生一平行于源/漏极方向的单轴张力应变。
图6显示于PMOS晶体管301与双极结晶体管401的上形成一第二接触窗蚀刻终止层601(CESL-2)，其中PMOS晶体管301位于基底101的第二区，而双极结晶体管401则位于基底101的第三区。在一实施例中，第二接触窗蚀刻终止层601为等离子体增强化学气相沉积所形成的氮化硅。或者也可使用其它材料或其它形成方法，其它材料例如氮化物、氮氧化物、上述的组合或类似物，其他方法则例如低压化学气相沉积。第二接触窗蚀刻终止层601的厚度较佳为约20-200nm，更佳为80nm。第二接触窗蚀刻终止层601给予的压应力为约0.1-1.9GPa较佳。此压应力在PMOS晶体管301的沟道与双极结晶体管401的基极中产生一压力应变。
图7显示其它实施例，其中NMOS晶体管201与PMOS晶体管301各具有一晶格失配区介于基底101与元件间，且双极性接面晶体管401具有一晶格失配基极411。在此实施例中，在形成NMOS晶体管201的栅极介电层205之前会在基底101的第一区105中形成一凹陷区(未显示)。在一较佳实施例中，基底101为硅基底，且可使用含氟的等离子体蚀刻(plasma etchingemploying fluorine chemistry)来形成凹陷区。
可使用选择性外延生长(selective epitaxy)在凹陷区中形成沟道区701。为了有效增强NMOS晶体管201，使用于沟道区701的材料的晶格常数必须小于位于其下方的基底101以在沟道区701形成一双轴张应力。因此在一实施例中，基底101为硅锗，而沟道区701为硅较佳。沟道区701的厚度较佳为约2-50nm，更佳为10nm。可由前述对应至前述形成NMOS晶体管的其它部分。基底101与沟道区701的失配的晶格在沟道区701产生一双轴方向的张应力，其更增强了NMOS晶体管201的性能。
在PMOS晶体管的形成中，于在形成栅极介电层305之前会在基底101的第二区107中形成一凹陷区(未显示)。在一较佳实施例中，基底101为硅基底，且可使用含氟的等离子体蚀刻来形成凹陷区。
可使用选择性外延生长在凹陷区中形成沟道区703。为了有效增强PMOS晶体管301，使用于沟道区703的材料的晶格常数必须较大。因此在一实施例中，基底101为硅，而晶格失配的沟道区703为硅锗较佳。或者可使用其它形成方法。沟道区703的厚度较佳为约2-50nm，更佳为10nm。可由前述对应至前述形成PMOS晶体管的其它部分。基底101与沟道区703的失配的晶格在沟道区703产生一压力应变，其更增强了PMOS晶体管301的性能。
在双极结晶体管401的形成中，基极411较佳为晶格常数大于其下方的基底101的材料。因此，在一实施例中，基底101为硅，基极411较佳为硅锗或硅锗碳。可使用一外延生长工艺来形成基极411，且可将其成长为与前述图4中相同的尺寸。基底101、基极411与发射极415的失配的晶格在基极411产生一压力应变，其更增强了双极结晶体管401的性能。
本领域技术人员可以了解，在本发明中，第一接触窗蚀刻终止层501与第二接触窗蚀刻终止层601的组合，结合了于NMOS晶体管201上的张应力与于PMOS晶体管301与双极结晶体管401上的压应力。在双载子互补式金属氧化物半导体元件的不同区域上的应力结合增强了每个元件的驱动电流，而不会对其他元件的性能造成不良影响。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (15)

1. 一种半导体元件，包括：
一基底，其具有一第一区、一第二区与一第三区，且该基底具有一第一晶格常数；
一第一半导体元件，其位于该第一区；
一第二半导体元件，其位于该第二区，且该第二半导体元件与该第一半导体元件不同；
一第一双极元件，其位于该第三区；
一第一介电薄膜，其位于该第一区之上，且该第一介电薄膜具有一张应力；以及
一第二介电薄膜，其位于该第二与第三区之上，且该第二介电薄膜具有一压应力。
2. 如权利要求1所述的半导体元件，其中该第一半导体元件为一NMOS晶体管，且该第二半导体元件为一PMOS晶体管。
3. 如权利要求2所述的半导体元件，其中该NMOS晶体管还包括一具有第二晶格常数的沟道区，该第二晶格常数小于该第一晶格常数。
4. 如权利要求2所述的半导体元件，其中该PMOS晶体管还包括一具有第三晶格常数的沟道区，该第三晶格常数大于该第一晶格常数。
5. 如权利要求1所述的半导体元件，其中该第一双极元件为一双极晶体管。
6. 如权利要求5所述的半导体元件，其中该双极晶体管包括一发射极、一基极与一集电极，其中该基极区包括硅、硅锗或硅锗碳。
7. 如权利要求1所述的半导体元件，其中该压应力为约0.1-1.9GPa。
8. 如权利要求1所述的半导体元件，其中该张应力为约0.1-1.9GPa。
9. 一种双载子互补式金属氧化物半导体元件，包括：
一基底，其具有一第一区、一第二区与一第三区，其中该基底具有一第一晶格常数；
一第一MOS晶体管，其位于该第一区中；
一第二MOS晶体管，其位于该第二区中；
一第一双极晶体管，其位于该第三区中；
一第一介电薄膜，其位于该第一MOS晶体管之上，其中该第一介电薄膜具有一张应力；以及
一第二介电薄膜，其位于该第二MOS晶体管与第一双极晶体管之上，其中该第二介电薄膜具有一压应力。
10. 如权利要求9所述的双载子互补式金属氧化物半导体元件，其中该双极晶体管包括：
一发射极；
一基极，其包括硅、硅锗或硅锗碳；以及
一集电极。
11. 如权利要求9所述的双载子互补式金属氧化物半导体元件，其中该第一MOS晶体管为一NMOS晶体管，且该第二MOS晶体管为一PMOS晶体管。
12. 如权利要求11所述的双载子互补式金属氧化物半导体元件，其中该NMOS晶体管还包括一具有第二晶格常数的沟道区，该第二晶格常数大于该第一晶格常数。
13. 如权利要求11所述的双载子互补式金属氧化物半导体元件，其中该PMOS晶体管还包括一具有第三晶格常数的沟道区，该第三晶格常数小于该第一晶格常数。
14. 如权利要求10所述的双载子互补式金属氧化物半导体元件，其中该压应力为约0.1-1.9GPa。
15. 如权利要求10所述的双载子互补式金属氧化物半导体元件，其中该张应力为约0.1-1.9GPa。
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